ELECTRÓNICA I.

EC5E01

Clase Nº 23.

Transistores de Efecto de Campo. ......................................................................................... 1

Clasificación de los Transistores de Efecto de Campo. ........................................................ 1
Operación física de JFET de canal n para VDS pequeño...................................................... 1
Operación cuando se incrementa vDS................................................................................... 3
La Corriente........................................................................................................................... 4

Transistores de Efecto de Campo.

Se llama transistor de Efecto de Campo ó JFET, ya que la corriente que fluye entre los
terminales de Drenaje (D) y Fuente (S) esta controlada por un campo eléctrico el cual se
debe a un voltaje de entrada en el tercer terminal de compuerta o “Gate” (G) en Inglés. A
los JFET se les llama también transistores unipolares o monopolares, ya que la corriente es
conducida mediante portadores de carga (electrones o huecos) mayoritarios que fluyen a
través de un canal, así tenemos un JFET de canal “n”, cuyos portadores mayoritarios son
los electrones y un JFET de canal “p” cuyos portadores mayoritarios son los huecos.

Clasificación de los Transistores de Efecto de Campo.

⎧ → canal n
⎪ JFET ⇒
⎪ → canal p
⎪ canal n
⎨ aumento → (1)
⎪MOSFET ⇒ canal p
⎪ canal n
⎪ disminución →
⎩ canal p

Operación física de JFET de canal n para VDS pequeño.

Cuando se aplica un voltaje positivo pequeño (una fracción de volt vDS entre el drenaje y
la fuente, como se muestra en la figura 1. Si vGS = 0 , habrá una estrecha región de
agotamiento o de detención y fluirá una corriente iD , en el canal. El valor de iD será
determinado por el valor de vDS y la resistencia del canal rds . Cuando vGS se va haciendo
negativo, la región de agotamiento se ensancha ya que se trata de una unión p-n polarizada
en inverso por lo tanto la región de carga espacial aumenta, lo que trae como consecuencia
que se estreche o disminuya el canal.

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 D

Re g ió n d e Re g ió n d e
iD a g o ta m i e n to o
a g o t a m ie n to o
ra re fa c c ió n ra re fa c c ió n

+
G G v DS
p n p -
iG = 0
+
v GS
-

iS = iD
S
Figura 1. Operación física del JFET de canal n para vDS pequeño.

Si el voltaje vGS (negativo) sigue creciendo la región de carga espacial crece también
aumentando la zona de agotamiento en donde no existen portadores de carga, llegará un
momento, en el cual, la zona de agotamiento es tan grande que estrecha completamente el
canal impidiendo en este caso el paso de la corriente. A esta condición se le llama
estricción y se ilustra en la figura 2. El voltaje vGS al que ocurre la estricción se llama
voltaje de estricción y se representa por VP ,

Re g ió n d e Re g ió n d e
a g o t a m ie n to a g o ta m i e n to

+
G G v DS
p p - (P e qu e ñ o )
iG = 0
+
v GS = VP
-

iS = iD = 0
S
Figura 2. Estricción cuando vDS es pequeño.

VP = vGS i = 0, v = (pequeño) (2)

D DS

Las características del JFET de la figura 3 sugieren que para vDS pequeño, el dispositivo
actúa como una resistencia lineal rDS cuyo valor se controla mediante el voltaje vGS . De
hecho, el JFET se utiliza como una resistencia controlada por voltaje (VCR) en ciertas
aplicaciones, como el circuito de control automático de ganancia (CAG) que se emplean
en los receptores de comunicaciones.

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 iD
v GS = 0
-V1
-V2
-V3
-V4
VP
v DS
Figura 3. Las características de iD − vDS (para diferentes valores de vGS ) con vDS pequeño
(fracción de un volt).

Operación cuando se incrementa VDS.

A medida que se incrementa vDS , mientras vGS se mantiene se mantiene constante, por
ejemplo a 0 voltios la unión compuerta fuente estará a cero voltios mientras que el extremo
drenaje compuerta soportará toda la polarización inversa de la fuente de voltaje vDS . Por lo
tanto en el extremo del drenaje, el voltaje de polarización inversa vDG será igual en
magnitud a vDS . De esta forma observamos que la región de agotamiento, o región de carga
espacial tiene una forma piramidal, (ver la figura 4) estrechándose el canal en el extremo
del drenaje y ensanchándose en el extremo de la fuente.
Si se mantiene el incremento de vDS , se alcanzará un valor en el que el canal experimenta
estricción en el extremo del drenaje. Esto ocurre cuando el valor del voltaje de polarización
inversa en el extremo del drenaje es igual al voltaje de estricción,
vDG = −VP (3)
vDS = vDG + vGS pero como vGS = 0 (4)
vDS = vDG (5)
vDS = −VP (6)
D

+
G G v DS
p p -
iG = 0

+
v GS = 0
-

iS = iD
S
Figura 4. Efecto sobre la forma del canal cuando se incrementa vDS mientras se mantiene vGS
constante a cero volts.

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La Corriente.
Cualquier incremento adicional de vDS no alterará la forma del canal, y en consecuencia
la corriente iD se mantendrá constante en el valor alcanzado para vDS = −VP . Este valor de
la corriente saturada de drenaje a fuente I DSS se especifica en los datos técnicos del JFET.
Se define como sigue:

I DSS = iD v (7)
GS = 0, v DS ≥ VP

Es importante notar la diferencia entre el caso cuando la estricción en el canal es

máxima y el caso cuando ocurre la estricción sólo en el extremo del drenaje. En el primer
caso, el canal se encuentra completamente agotado de portadores de carga (electrones para
el dispositivo de canal n); en consecuencia no fluirá corriente (iD = 0 ). En el segundo caso
la corriente continuará fluyendo a través del canal; los electrones que fluyen a través del
canal simplemente serán arrastrados a través de la región de estricción en el extremo del
drenaje del canal y alcanzarán su terminal. El voltaje a través del canal y la corriente se
mantendrán constantes. La diferencia entre el voltaje aplicado vDS y el valor -VP aparece a
través de la región de agotamiento en el extremo del drenaje del canal.
Si utilizamos cualquier voltaje vGS menor en modulo a VP, entonces igual que antes
cada vez que aumentamos vDS se comienza a estrechar el canal en el extremo de drenaje
compuerta mientras que en el extremo compuerta-fuente el canal es más ancho adoptando
entonces la típica forma piramidal, hasta el momento en el cual el canal se estrangula y
podemos decir que el dispositivo se encuentra en la región de estricción.

vDG = −VP (8)

vDS = vDG + vGS (9)
vDS = −VP + vGS (10)
vDG = -VP
iD (mA) RCV
(tríodo) (estricción) vGS = 0
D 16
+
iD -0.5
12
G iG = 0 vDS -1
8
+
vGS iS = iD -2
S 4
-
-4
2 4 6 8 10 12 vDS
(V)
Figura 5. Familia completa de características iD – vDS para un JFET de canal n con VP = −4 V y
I DSS = 16mA .

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 Ya que el canal en este caso es más estrecho de lo que era cuando vGS = 0 el valor
saturado de la corriente de drenaje será menor que I DSS .
Continuando de esta manera para otros valores de vGS reduciéndose hasta vGS = VP , se
obtiene la familia completa de las características de iD − vDS que muestra la figura 5.

Bibliografía:
[1] Sedra A, Smith K.C., “Dispositivos Electrónicos y Amplificación de Señales”.
Nueva Editorial Interamericana. México, D.F. 1985.

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