Taller 4

Susana M. Gómez Coronel

Ejercicio 1

Se creó un proyecto llamado dff_timing y se incluyeron los archivos dados por el profesor, se
obtuvo la siguiente simulación:

Ilustración 1. Simulación funcional del proyecto dff_timing.

En la ilustración anterior se observa que las señales varían dependiendo de los pulsos de subida o
de bajada del reloj y que estas no presentan desfases o retrasos con respecto al reloj.

Se realizó todo el procedimiento para la simulación en tiempos, y se obtuvo:

Ilustración 2. Simulación de tiempos.

En la ilustración 2 se puede observar que se encuentran las mismas señales que en la ilustración 1,
pero en esta se nota que existen pequeños retrasos, es decir, las señales no suben y bajan al
mismo tiempo que el reloj, sino que se demoran un poco más en cambiar.

Ejercicio 2

Primero se procede a realizar el VHDL del siguiente circuito:

Ilustración 3. Circuito caso de estudio.

El cual se realizó utilizando los códigos presentados en el ejercicio uno, con las modificaciones
requeridas para su funcionamiento y haciendo uso de la tarjeta Cyclone III EP3C16F484C6,
quedando así:

Ilustración 4. Código realizado.

Se verifica el hardware generado en la compilación de Quartus II:

 Ilustración 5. RTL del circuito.

Se observó que este concuerda con la ilustración 3, pero de una forma más simplificada, ya que
Quartus lo muestra de la forma mas sencilla. En el caso de la señal que es negada tres veces (la
señal que va al D del 3 flip-flop), en el RTL del código solo aparece negada una vez, ya que negar
tres veces equivale a negar una sola vez. También cabe aclarar que se agregó un circuito BIST
(test_signal_generator), para generar las señales de Enable, A y B.

Se realiza el TestBench del anterior código, quedando así:

 Ilustración 6. Código TestBench del circuito.

Ahora se procede a realizar una simulación funcional en Model Sim, obteniendo:

 Ilustración 7. Simulación funcional del circuito.

En la imagen anterior se muestra la simulación funcional del circuito, donde se observa claramente
que las señales cambian de estado al mismo tiempo que los pulsos del reloj, es decir, no se
observan retardos.

Se realiza la simulación de tiempos del mismo circuito con un reloj de 50 MHz y se obtiene:

Ilustración 8. Simulación de tiempos del circuito.

En la imagen anterior es posible observar que existen retardos en comparación con la ilustración
7, se nota que estos son de aproximadamente 5.478 ns, 5.5 ns y 5.51 ns, estos fueron los únicos
valores medidos en la ilustración 8 pero la mayoría de las señales presentaban este ligero retraso,
que si bien puede ser considerado pequeño, podrían afectar el resultado.

Se aumenta la frecuencia del reloj hasta los límites sugeridos de frecuencia máxima arrojados por
Quartus II que es:

Ilustración 9. Frecuencia máxima del circuito.

Para lograr esta frecuencia, se fuerza el reloj a 1.1 ns aproximadamente, y se obtiene la siguiente
simulación:

Ilustración 10. Simulación de tiempos con la frecuencia máxima del circuito.

En la ilustración anterior se verifica que a la frecuencia máxima (908.27 MHz) no existen retardos
visibles que puedan afectar el resultado, las señales cambian simultáneamente con los pulsos de
reloj.

Ahora, se selecciona un dispositivo diferente al que se venía utilizando, se elige el

EPM2210F256A5 perteneciente a la familia MAX II y se procede a realizar la simulación de
tiempos:

Ilustración 11. Simulación de tiempos con MAX II.

Se sabe que la familia Cyclone III tiene una tecnología de 65 nm, mientras que la familia MAX II
tiene una de 180 nm, lo que nos dice que los retardos serán mayores en esta última.

Lo anterior se comprueba en la ilustración 11, donde se presenta la simulación de tiempos a 50

MHz haciendo uso de un dispositivo de la familia MAX II, es posible observar que ahora los
retardos son de aproximadamente 9.304 ns, 9.83 ns y 9.352 ns, lo cuale claramente nos indica que
estos son mayores que los retardos al utilizar la familia Cyclone III.