Documentación del diseño

I. INTRODUCCION
Se desea diseñar el sistema de control secuencial de una memoria RAM, para la última entrega se deberá
presentar una propuesta de diseño del control secuencial que se implementará a los circuitos de la primera
entrega usando circuitos combinables en Logisim

PASOS

1. Montar una memoria RAM de Logisim con las características del problema.

2. Adaptar los elementos de control diseñados, a la memoria RAM de Logisim.

3. Utilizar el decodificador de binario a 7 segmentos diseñado en la entrega uno para visualizar los datos de la
memoria.

4. Diseñar un sistema de control mediante máquinas de estados, que le permitan controlar la lectura y
escritura de datos en la memoria RAM utilizando un mismo bus de datos y direcciones para transportar la
información.

II. DESARROLLO
1. En esta entrega se colocaron en el programa Logisim dos memorias RAM de 32 bits cada una, con
una entrada de 5 bits y salida de 4 bits, con los 5 bits de entrada seleccionamos la posición en la memoria que
se desea escribir o leer, esto depende de los estados de entrada de la memoria, para la escritura o lectura de
datos necesitamos que la entrada de reloj este en 1 o alta, en la selección debe estar en 1 alta para el
funcionamiento general de la memoria, en la entrada clr (clear) debe estar en 0 (si se pone en 1 borra todos los
datos almacenados en memoria convirtiendo todas las posiciones de la memoria en 0) y finalmente la entrada
out decide en entrada 1 lee los datos y en 0 escribe el dato. En la salida D o dato nos muestra con los 4 bits en
formato binario el dato hexadecimal de la posición que tengamos seleccionada en la memoria RAM.

2. El circuito de control con tres entradas y dos salidas

a. Entrada chip select (CS) funciona como la habilitación de la memoria RAM.

b. Entrada write enable (WE) para activar la escritura en la memoria.

c. Entrada output enable (OE) para activar el envío de datos por el bus.

Cuando CS y WE están activados, la salida E (escritura) debe activarse. Si WE está activado, la salida L
(lectura) debe permanecer inactiva. Si CS y OE están activados, la salida L (lectura) debe activarse.

Para implementar este sistema de control se conectó la salida L (lectura) del sistema de control a la entrada
out de las memorias RAM, esto con el fin de que cuando la salida L este en 1 permita activar la entrada out de
la memoria permitiendo la lectura del dato.

Para la escritura de datos se conectó la salida E de escritura de datos a un biestable tipo D en su entrada
enable, dicho biestable se conectó al reloj y falto una entrada que no pude adaptar de cuatro bits para que
después de guardado en el biestable pudiera enviar por la salida Q el dato guardado a la memoria RAM.

3.

  A3  A2  A1  A0  A  B  C  D  E  F  G 

0  0  0  0  0  1  1  1  1  1  1  0 
1  0  0  0  1  0  1  1  0  0  0  0 
2  0  0  1  0  1  1  0  1  1  0  1 
3  0  0  1  1  1  1  1  1  0  0  1 
4  0  1  0  0  0  1  1  0  0  1  1 
5  0  1  0  1  1  0  1  1  0  1  1 
6  0  1  1  0  1  0  1  1  1  1  1 
7  0  1  1  1  1  1  1  0  0  0  0 
8  1  0  0  0  1  1  1  1  1  1  1 
9  1  0  0  1  1  1  1  1  0  1  1 
A  1  0  1  0  1 1  1  0  1  1  1 
B 1  0  1  1  0  0  1  1  1  1  1 
C 1  1  0  0  1  0  0  1  1  1  0 
D 1  1  0  1  0  1  1  1  1  0  1 
SALIDA A 
E  1  1  1  0  1  0  0  1  1  1  1 
A3,A2\A1,A0  00  01  11 1  10 1 
F  1  1  1  0  0  0  1  1  1 
00  1  0  1  1 
01  0  1  1  1 
11  1  0  1  1   
10  1  1  0  1   

SALIDA B 
A3,A2\A1,A0  00  01  11  10 
00  1  1  1  1 
01  1  0  1  0 
11  0  1  0  0 
10  1  1  0  1 
 
 

SALIDA C 
A3,A2\A1,A0  00  01  11  10 
00  1  1  1  0 
01  1  1  1  1 
11  0  1  0  0 
10  1  1  1  1  SALIDA G 
A3,A2\A1,A0  00  01  11  10 
SALIDA D  00  0  0  1  1 
A3,A2\A1,A0  00  01  11  10  01  1  1  0  1 
00  1  0  1  1  11  0  1  1  1 
01  0  1  0  1  10  1  1  1  1 
11  1  1  0  1 
10  1  1 1  0 

SALIDA E 
A3,A2\A1,A0  00  01  11  10 
00  1  0  0  1 
01  0  0  0  1 
11  1  1  1  1 
10  1  0  1  1 

SALIDA F 
A3,A2\A1,A0  00  01  11  10 
00  1  0  0  0 
01  1  1  0  1 
11  1  0  1  1 
10  1  1  1  1 

Luego de mostrar en el 7 segmentos los datos en formato hexadecimal con una entrada de 4 bits,
se procedió a tomar las salidas de los cuatro bits de cada una de las dos memorias y se
reemplazaron por las 4 entradas de prueba usadas en la entrega 1.
3.
4. Encendido

Escritura
Hab. memoria

Lectura Selector

Se pretende implementar este modelo de máquina de estado en el siguiente orden, la maquina

inicia apagada, pasa del estado encendido al estado habilitar memoria con un 1, en este estado
puede pasar al estado escritura con 1 y volver con un cero al estado habilitar memoria, también
puede pasar al estado lectura con 1 y en este estado con otro 1 pasa al estado seleccionar
memoria, en este estado con 0 se devuelve al estado lectura y finalmente del estado lectura con
un 0 volver al estado habilitar memoria.

REFERENCIAS

Thomas L. Floyd, "Fundamentos de sistemas digitales", Pearson educación s.a. novena edición, 2006.
https://www.youtube.com/watch?v=GIhuLGEUe2M
 TABLA DE ESTADOS
ENTRADA ESTADO I ENCENDIDO ESTADO * LECTURA SELECCIÓN SALIDA
0 HM 0 HM 0 0 0
0 L 0 L 0 0 0
0 E 0 E 0 0 0
0 S 0 S 0 0 0
1 HM 1 L 1 0 M1
1 L 1 S 1 1 M2
1 E 1 E 0 0 X
1 S 1 HM 0 1 X