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Diseño de una memoria RAM

Diseño de control secuencial de una memoria


RAM.
Iván Alexander Macías

Universidad Politécnico Grancolombiano

Resumen – Este documento se presenta como parte elaboración de una memoria RAM, el trabajo se
del trabajo de la tercera entrega del módulo divide en tres partes y en esta tercera entrega se
Sistemas digitales y ensambladores, donde se realizara el diseño de los elementos de control
desarrolla el procedimiento de análisis, diseño y secuencial de una memoria RAM.

I. INTRODUCCION
Se desea diseñar el sistema de control secuencial
de una memoria RAM, para la tercera entrega se III. DESARROLLO
deberá presentar una propuesta de diseño del 1. En esta entrega se colocaron en el
control secuencial que se implementara a los programa Logisim dos memorias RAM de 32 bits
circuitos de la primera entrega usando circuitos cada una, con una entrada de 5 bits y salida de 4
combinables en Logisim. Debido a la dificultad de bits, con los 5 bits de entrada seleccionamos la
las conexiones para la memoria RAM de 32x32 posición en la memoria que se desea escribir o
(son 1024 celdas de 4 bits), se desea trabajar leer, esto depende de los estados de entrada de la
entonces con el elemento de memoria RAM memoria, para la escritura o lectura de datos
provisto por Logisim. En este sentido, deberá necesitamos que la entrada de reloj este en 1 o
crear una memoria con las características del alta, en la selección debe estar en 1 alta para el
problema (32 x 32 x 4). funcionamiento general de la memoria, en la
entrada clr (clear) debe estar en 0 (si se pone en 1
II. PASOS borra todos los datos almacenados en memoria
1. Montar una memoria RAM de Logisim con las convirtiendo todas las posiciones de la memoria
características del problema. en 0) y finalmente la entrada out decide en
entrada 1 lee los datos y en 0 escribe el dato. En la
2. Adaptar los elementos de control diseñados, a salida D o dato nos muestra con los 4 bits en
la memoria RAM de Logisim. formato binario el dato hexadecimal de la posición
que tengamos seleccionada en la memoria RAM.
3. Utilizar el decodificador de binario a 7
segmentos diseñado en la entrega uno para
visualizar los datos de la memoria.

4. Diseñar un sistema de control mediante


máquinas de estados, que le permitan controlar la
lectura y escritura de datos en la memoria RAM
utilizando un mismo bus de datos y direcciones
para transportar la información.
3. Para este punto se tuvo que replantear
desde la tabla de verdad ya que no se había tenido
en cuenta en la primera entrega una salida
hexadecimal, solo se había planteado una salida
decimal, esto provoco un rediseño en el
decodificador de binario a 7 segmentos diseñado
en la entrega uno para visualizar los datos de la
2. El circuito de control con tres entradas y
memoria, teniendo que modificar los mapas de
dos salidas
Karnaugh y finalmente el diseño e
a. Entrada chip select (CS) funciona como la implementación en el programa Logisim, de la
habilitación de la memoria RAM. siguiente manera:

b. Entrada write enable (WE) para activar la


escritura en la memoria.   A3  A2  A1  A0  A  B  C  D  E  F  G 
0  0  0  0  0  1  1  1  1  1  1  0 
c. Entrada output enable (OE) para activar el
envío de datos por el bus. 1  0  0  0  1  0  1  1  0  0  0  0 
2  0  0  1  0  1  1  0  1  1  0  1 
Cuando CS y WE están activados, la salida E 3  0  0  1  1  1  1  1  1  0  0  1 
(escritura) debe activarse. Si WE está activado, la 4  0  1  0  0  0  1  1  0  0  1  1 
salida L (lectura) debe permanecer inactiva. Si CS
5  0  1  0  1  1  0  1  1  0  1  1 
y OE están activados, la salida L (lectura) debe
activarse. 6  0  1  1  0  1  0  1  1  1  1  1 
7  0  1  1  1  1  1  1  0  0  0  0 
8  1  0  0  0  1  1  1  1  1  1  1 
9  1  0  0  1  1  1  1  1  0  1  1 
A  1  0  1  0  1 1  1  0  1  1  1 
B 1  0  1  1  0  0  1  1  1  1  1 
C 1  1  0  0  1  0  0  1  1  1  0 
D 1  1  0  1  0  1  1  1  1  0  1 
E  1  1  1  0  1  0  0  1  1  1  1 
F  1  1  1  1  1  0  0  0  1  1  1 
Para implementar este sistema de control se
conectó la salida L (lectura) del sistema de control
a la entrada out de las memorias RAM, esto con el
fin de que cuando la salida L este en 1 permita SALIDA A 
activar la entrada out de la memoria permitiendo A3,A2\A1,A0  00  01  11  10 
la lectura del dato. 00  1  0  1  1  SALIDA B 
01  0  A3,A2\A1,A0 
1  1  1  00  01  11  10 
Para la escritura de datos se conectó la salida E de 00 
11  1  0  1  1  1  1  1  1 
escritura de datos a un biestable tipo D en su 01 
entrada enable, dicho biestable se conectó al reloj 10  1  1  0  1  1  0  1  0 
11  0  1  0  0 
y falto una entrada que no pude adaptar de cuatro
bits para que después de guardado en el biestable 10  1  1  0  1 
pudiera enviar por la salida Q el dato guardado a SALIDA C   
la memoria RAM. A3,A2\A1,A0  00  01  11  10 
00  1  1  1  0 
01  1  1  1  1 
11  0  1  0  0 
10  1  1  1  1 
SALIDA D    5.
A3,A2\A1,A0  00  01  11  10    SALIDA E 
00  1  0  1  1    A3,A2\A1,A0  Hab.
00  memoria
01  11  10  Escritura
  00  1  0  0  1 
01  0  1  0  1 
  01  0  0  0  1 
11  1  1  0  1 
 
10  1  1 1  0  11  1  1  1  1 
 
  10  1  0  1  1 
SALIDA F   
A3,A2\A1,A0  00  01  11  10  SALIDA G  Selector
Lectura
00  1  0  0  0  A3,A2\A1,A0  00  01  11  10 
01  1  1  0  1  00  0  0  1  1 
11  1  0  1  1  01  1  1  0  1 
10  1  1  1  1  11  0  1  1  1 
Se pretende
10  1  1  1  1 
implementar
Luego de mostrar en el 7 segmentos los este modelo
datos en formato hexadecimal con una de máquina de estado en el siguiente orden,
entrada de 4 bits, se procedió a tomar las
la maquina inicia apagada, pasa del estado
salidas de los cuatro bits de cada una de las
encendido al estado habilitar memoria con
dos memorias y se reemplazaron por las 4
entradas de prueba usadas en la entrega 1. un 1, en este estado puede pasar al estado
escritura con 1 y volver con un cero al estado
habilitar memoria, también puede pasar al
estado lectura con 1 y en este estado con
otro 1 pasa al estado seleccionar memoria,
en este estado con 0 se devuelve al estado
lectura y finalmente del estado lectura con
un 0 volver al estado habilitar memoria.

REFERENCIAS

Thomas L. Floyd, "Fundamentos de sistemas digitales",


Pearson educación s.a. novena edición, 2006.
https://www.youtube.com/watch?
4. v=GIhuLGEUe2M
Encendido

TABLA DE ESTADOS
ENTRADA ESTADO I ENCENDIDO ESTADO * LECTURA SELECCIÓN SALIDA
0 HM 0 HM 0 0 0
0 L 0 L 0 0 0
0 E 0 E 0 0 0
0 S 0 S 0 0 0
1 HM 1 L 1 0 M1
1 L 1 S 1 1 M2
1 E 1 E 0 0 X
1 S 1 HM 0 1 X

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