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SEÑALES:
Similares a las señales encontradas en los esquemas. Los “ports” declarados dentro de una
entidad son señales. Pueden ser declaradas como bus.
CONSTANTES:
Permiten definir valores permanentes
VARIABLES:
Utilizadas solamente dentro de los “PROCESS”
Su valor puede ser cambiado en cualquier momento.
Una declaración de objeto comprende:
Clase:
Señal, constante o variable
Nombre:
Cualquiera excepto palabras reservadas
Modo:
(Sólo para señales en los ports ): in, out, inout.
Tipo:
bit, bit_vector, boolean, sdt_logic, integer, etc.
Cada objeto deberá ser de un tipo concreto de dato, esto determinará el conjunto de
valores que puede asumir y las operaciones que se podrán realizar con este objeto
Se declaran con la siguiente sintaxis:
Hay un conjunto de tipos pre-definidos por el sistema, también pueden ser definidos por el
usuario
Existen datos:
Datos escalares
Datos compuestos
Ejemplo:
Declaración del tipo
type desplazamiento is (arriba, abajo, derecha, izquierda);
declaración de una variable de este tipo
variable flecha: desplazamiento (TIPO DE DATO) := arriba (ASIGNACIÓN DE UN VALOR
INICIAL)
Principalmente utilizados en síntesis para definir los estados de las máquinas de estado
architecture ARQUI of MAQ_ESTADO is
type ESTADOS is (REPOSO, LECTURA, ESCRITURA);
signal ESTADO_ACTUAL, ESTADO_SIGUIENTE: ESTADOS;
Las señales ESTADO_ACTUAL y ESTADO_SIGUIENTE podrán
tomar los valores “REPOSO”, “LECTURA” o “ESCRITURA”
begin
siguen las asignaciones
El objeto básico en VHDL es la señal, que se utiliza para modelar los hilos del circuito.
Puesto que modela nodos físicos, incluye información de tiempo, no sólo contiene unos
valores ('0', '1', 'Z', etc...) sino también el tiempo en el que se toman estos valores se
declaran antes del begin
De la arquitectura (en la parte declarativa):
http://rua.ua.es/dspace/bitstream/10045/3930/1/S2_4_TIPOS%20DE
%20DATOS.pdf
http://www.fceia.unr.edu.ar/eca1/files/LDD/Tipo_datos%20V_2006.pdf