FACULTAD DE INGENIERIA

ELECTRÓNICA
Y ELÉCTRICA

Experimento N°8
SINTESIS DE CIRCUITOS
SECUENCIALES SINCRONOS-
RECONOCEDORES DE
FRECUENCIAS
Alumnos:
Castillo Guerrero, Ángelo
14190119
Hidalgo Vargas, Kevin
14190012
Manero Marallano, Luis
14190153
CURSO:
LABORATORIO DE CIRCUITOS
DIGITALES II (Cód. 191064)
Sección: Grupo (G5)
PROFESOR:
Tejada Muñoz, Guillermo
FECHA DE REALIZACIÓN: 09/11/17
FECHA DE ENTREGA: 16/11/17
2017

RESUMEN Y OBJETIVO DEL EXPERIMENTO

Por cada paquete de tres bits de unos lógicos genera en la salida uno (1)
lógico.

Secuencia en X = 0 1 1 1 0 1 1 1 1 1 1

Salida Z=0 0 0 1 0 0 0 1 0 0 1

Diagrama de Estados

1 1 1
0
A/0 B/0 C/0 D/1

0
0 1

Tabla de Estados
 X 0 1 s

A A B 0
B A C 0
C A D 0
D A B 1

Tabla de Transición Moore

A = 00; B = 01; C = 11; D = 10

X 0 1
s
y1 y0 Y1 Y0 Y1 Y0

0 0 0 0 0 1 0
0 1 0 0 1 1 0
1 1 0 0 1 0 0
1 0 0 0 0 1 1

Karnaught para la salida

y0 0 1
y1
0

1
1

s= ý 0.y1

Karnaught para las entradas

Tener en cuenta cuando se trata de F.F. tipo J.K.:

 J(t) K(t) Q(t) Q(t+1)
0 d 0 0
1 d 0 1
d 1 1 0
d 0 1 1

X 0 1 X 0 1
y1 y0 y1 y0
0 0 0 0 0 0 d d

0 1 0 1 0 1 d d

1 1 d d 1 1 1 0

1 0 d d 1 0 1 1

J1 = X. y0 K 1 = X́ + ý 0

X 0 1 X 0 1
y1 y0 y1 y0
0 0 0 1 0 0 d d

0 1 d d 0 1 1 0

1 1 d d 1 1 1 1

1 0 0 1 1 0 d d

J0 = X
K0 = X́ + y1
  PRIMER CIRCUITO
El circuito consiste en un arreglo de 2 flipflop JK, en el cual solo se tendrá uno lógico a
la salida si se tiene tres veces consecutivas el valor de uno lógico (5 voltios) se tendrá
un uno lógico a la salida (s), cualquier otra combinación en la entrada nos generara un
cero a la salida
Figura Nº1: Circuito esquemático del CIRCUITO Nº 1