UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

FUNDADA EN 1551
(UNIVERSIDAD DEL PERÚ, DECANA DE AMÉRICA)

ESCUELA ACADEMICA PROFESIONAL: ING. ELÉCTRONICA E

ELÉCTRICA

CURSO: LABORATORIO DE MICROELECTRONICA

TRABAJO: LABORATORIO CALIFICADO 3

GRUPO: MIERCOLES 2 A 4 PM

2019

DISEÑO DE CIRCUITOS DE TEST

1. PROCEDIMIENTO
 LABORATORIO DE MICROELECTRONICA

PRIMER EJERCICIO:
El siguiente circuito tiene 10 nodos, es decir, puede tener hasta 20 fallos.

1.1 Calcular la tabla de vectores de test. ¿Cuántos vectores son necesarios para
tener una cobertura del 60% de fallos en el circuito?

Del circuito combinacional se tiene:

Y =d+ á . b́+c . b́ +c . á P 7= á+ b́ P 9=¿ c . b́+c . á

Tabla De Vectores: los vectores tiene la forma: dcba

a b c d
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

Modelo Stuck-AT-0

LABORATORIO CALIFICADO 3 Pá gina 1

 LABORATORIO DE MICROELECTRONICA

A B C D Y P7/0 P9/0 A/0 B/0 C/0 D/0

0 0 0 0 1 1 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1 1
0 1 0 0 0 0 0 0 1 0 0
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 1 0 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1
1 0 0 0 0 0 0 1 0 0 0
1 0 0 1 1 1 1 1 1 1 0
1 0 1 0 1 0 0 1 1 0 1
1 0 1 1 1 1 1 1 1 1 1
1 1 0 0 0 0 0 0 0 0 0
1 1 0 1 1 1 1 1 1 1 0
1 1 1 0 0 0 0 1 1 0 0
1 1 1 1 1 1 1 1 1 1 0
OBS: Vemos que hay falla en 0010 1010 0110 0001 1001 0101 1011 0111 1111
Modelo Stuck-AT-1

A B C D Y P7/1 P9/1 A/1 B/1 C/1 D/1

0 0 0 0 1 1 1 0 0 1 1
0 0 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1 1
0 1 0 0 0 0 1 0 0 1 1
0 1 0 1 1 1 1 1 1 1 1
0 1 1 0 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1 1 1 1
1 0 0 0 0 0 1 0 0 1 1
1 0 0 1 1 1 1 1 1 1 1
1 0 1 0 1 1 1 1 0 1 1
1 0 1 1 1 1 1 1 1 1 1
1 1 0 0 0 0 1 0 0 0 1
1 1 0 1 1 1 1 1 1 1 1
1 1 1 0 0 1 1 0 0 0 1
1 1 1 1 1 1 1 1 1 1 1

OBS: Vemos que hay falla en 0000 0010 0110 0001 0101 0011 1011

LABORATORIO CALIFICADO 3 Pá gina 2

 LABORATORIO DE MICROELECTRONICA

El vector de entrada 0101 es capaz de detectar

 bloqueo a 0 en P7,P9,C ,Y
 bloqueo a 1 en B

El vector de entrada 0111 es capaz de detectar

 bloqueo a 1 en Y, D,P9,P8 y P7
 bloqueo a 0 en A y B

Basta con los dos vectores obtenidos para conseguir una cobertura de test del 60 % (12
fallos/20 posibles).

1.2 Simular los vectores de test encontrados, colocar contadores en las entradas de tal
manera que se generen todos los vectores de test necesarios. Las gráficas deben mostrar
el valor del nodo 10 respecto a las entradas en cada caso.

LABORATORIO CALIFICADO 3 Pá gina 3

 LABORATORIO DE MICROELECTRONICA

SEGUNDO EJERCICIO:

1.3 Explicar en qué consiste la técnica de test llamada Scan Path

Las técnicas de scan-path se basan fundamentalmente en el hecho de que si todos los latches
internos pueden ser controlados y observados de manera directa, entonces la generación de
vectores de test así como la simulación de fallos puede llegar a reducirse a la aplicación de
vectores de test y de simulación sólo a las partes combinacionales del circuito.

Imaginemos un circuito cualquiera, con una parte combinacional y una parte secuencial,por un
serie de flip-flops D (la argumentación puede extenderse a cualquier tipo de flip-flop o latch).

El scan-path propone, en principio, añadir multiplexores a la entrada de los elementos de

memoria, de manera que a través de una señal de Scan-Select, podamos “re-conexionar” todos
los flip-flops del circuito formando un registro de desplazamiento. Esto nos permitiría separar el
test de la parte secuencial, que se limitaría ahora a testear un registro de desplazamiento, del
test de la parte combinacional para la cual ya conocemos técnicas de generación de los vectores
de test

El circuito así diseñado puede estar en dos situaciones bien diferentes:

 Cuando Scan-Select=0, los elementos de memoria reciben las entradas de la lógica

combinacional, tal como debe ser en el circuito que estamos diseñando. Se dice entonces
que el circuito (o sistema) está en modo sistema.
 Por el contrario, cuando Scan-Select=1, la entrada de cada elemento de memoria viene del
elemento de memoria anterior o de una entrada externa a la que llamaremos Scan-DataIn
(SDI), formando el conjunto de ellos un registro de desplazamiento con entrada serie (SDI) y
salida serie (Scan-Data-Out: SDO). Este es el modo de funcionamiento que nos interesará
para realizar el test del circuito y, consecuentemente, diremos que cuando Scan-Select=1 el
circuito está en modo test.

Para testear el sistema procederemos de la siguiente manera:

1. Generaremos el conjunto de vectores de test que comprueben el funcionamiento de la

parte combinacional con una cobertura de fallos adecuada.

2. Test de la parte secuencial :

Pondremos el circuito en modo test (Scan-Select=1) y testearemos el registro de
desplazamiento formado a través de su entrada SDI y su salida SDO. Existen diversos
algoritmos diseñado específicamente para comprobar el funcionamiento de registros de
desplazamiento en la literatura que no nos pararemos a explicar.

LABORATORIO CALIFICADO 3 Pá gina 4

 LABORATORIO DE MICROELECTRONICA

Baste decir, sin embargo, que una forma de testear el registro de desplazamiento con una
cobertura de fallos adecuada es hacer un reset del registro, a continuación pasar un 1 a lo
largo de todo el registro, comprobando la salida, y finalmente pasar la secuencia
001100110011.... etc.

3. Una vez hemos comprobado el buen funcionamiento de los elementos de memoria,

atacaremos el test de la parte combinacional. Para cada vector de test:

a) Pondremos el circuito en modo test (Scan-Select=1) y entraremos el vector de test (1)

forzando los valores de (x1, x2, ... xk) directamente en los pines de entrada y (2) entrando
secuencialmente los valores de (y1, y2,....ym) a través de SDI. Si el circuito tiene n
elementos de memoria, esta operación nos llevará 2.n ciclos de test.

b) Pondremos el circuito en modo sistema (Scan-Select=0) y esperaremos a que, en el

siguiente ciclo de test, las salidas de la parte combinacional se almacenen en los flip-flops.
Las señales de error (1/0 o 0/1) estarán, o bien en una de las salidas externas (z1, z2, ... zr),
directamente detectable por la máquina de test, o bien en una de las salidas de la parte
combinacional (s1, s2, ... st) y en tal caso se habrán almacenado en alguno de los
elementos de memoria. En este último caso la señal de error todavía no es accesible a la
máquina de test, así que necesitaremos un tercer paso en el que.

c) Pondremos de nuevo el circuito en modo test (Scan-Select=1) y “vaciaremos” el registro

de desplazamiento, haciendo visibles a la máquina de test las señales (s1, s2, ... st). Aquí de
nuevo necesitaremos 2.n ciclos de test. Si el conjunto de vectores de test consta de v
vectores, el test completo de la parte combinacional requerirá:

v.(2.n +1) ciclos de test

Como se puede ver, el principal inconveniente de estas técnicas es el elevado número de ciclos
de test necesarios, que convierten el test en un proceso realmente largo a poco complejo que
sea el circuito. Como ventaja primordial fijémonos que hemos reducido el test de la parte
secuencial al test de un registro de desplazamiento.

LABORATORIO CALIFICADO 3 Pá gina 5

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1.4 Seleccionar un circuito y simularlo con la técnica de Scan Path

LABORATORIO CALIFICADO 3 Pá gina 6