Fu

undamentoos de los Computad

C ores 26 de mayo de 201
15
Ex
xamen de Convocato oria Ordinaria
¿Evalua
ación co ntinua? SI N
NO
NOMBRE:_________
_________
__________
_________
__________
______CALLIFICACIÓN
N:_______

1a 1b 1c
1 1d 1e 2a 2b
b 3a 3b 3c 3d

Puntuación
P
0,5 0,5 0,5 0,5 0,5 2,5 2,5
5 0,5 0,5 0,25
0 1,25
5

Calificación
C

gura 1 y la Tabla 1 mu
1. La Fig uestran la m
máquina de
e estados fiinitos y las palabras de
d control que
q
especifican la un
nidad de co
ontrol que va unida a la Ruta de
d Datos, ssegún el es squema de e la
a 3.
Figura

In
nicio=0

S0/I0 S1/I1 S2/I2 S3/I3 S4

4/I4
Hecho=0 Hecho=0 Hecho
o=0 Hecho=0 Hech
ho=0
Inicio=1
Cero=
o=0

S6/I6 S5
5/I5
Heccho=1 Hech
ho=0
Ceero=1

  Figura 1:
1 Diagram
ma de estados del Ejjercicio 1
 
a) Escrib
be el prograama que immplementa la unidad de d control y especifica
a claramentte qué hace e el
prograama.
b) Construye la tabla de transición de estados y de excita ación de lo os biestables, utilizan
ndo
ables D, T y JK para la
biesta as variabless de estado o Q2, Q1 y Q0, respecctivamente e. Para haccer
este e ejercicio más
m sencillo, no co nsideres el e estado S0 (consiidera sólo los estad dos
S1 a SS6), ni la señal
s Inicio.
c) Implementa J0 conc un multtiplexor de 3 entradas s cuyas enttradas de ccontrol (de más a men nos
significativas) esstén conecctadas a Q Q1, Q0 y cero,
c respe
ectivamente e, utilizand
do el mínimo
número de puerttas lógicas, y dibuja e el circuito.
d) Implementa K0 con un decodificad dor de tre es entradaas conecta adas a Q2 2, Q1 y Q0,
Q
respecctivamentee, utilizando
o el mínimoo número de puertas lógicas, y d ibuja el circuito.
e) Implementa las salidas DL LA1 y LB ccon puertas s NAND y puertas N OR, respec ctivamente, y
dibujaa ambos cirrcuitos.

IN E DE LA
L DLA LB DLB ALU DESP Out
O Hecho
o
I0 0 0 X X X 0 X X X 0 X X X X X X X X X 0 0
I1 1 1 0 0 1 0 X X X 0 X X X X X X X X X 0 0
I2 0 1 0 1 0 1 1 1 1 1 1 1 1 0 1 0 0 0 X 0 0
I3 1 1 0 1 1 0 X X X 0 X X X X X X X X X 0 0
I4 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 0 0 X 1 0
I5 0 1 0 0 1 1 0 0 1 0 X X X 1 0 0 0 0 X 0 0
I6 0 0 X X X 1 0 1 0 1 0 0 0 0 1 1 0 0 X 1 1
Tabla 1: P
Palabras de control del Ejercicio 1
2. La instrucción store double word sdw $rt, d($rs), de tipo I y con código de operación 0x3F,
almacena el contenido de la doble palabra formada por los registros $rt y $(rt+1) en la
memoria del procesador MIPS R3000 de acuerdo con las siguientes operaciones de
transferencia de información:

Mem[$rs + extendido-signo(IR[15:0])]  $rt

Mem[$rs + extendido-signo(IR[15:0]) + 4]  $(rt+1)

Esto es, transfiere el contenido del registro $rt a la dirección de memoria especificada en la
instrucción, como en una instrucción store word, y además también transfiere el siguiente
registro (el $(rt+1)) a la siguiente palabra de memoria. Por ejemplo, si el contenido de los
registros fuera:

$9 = 0xFFFFFFFF
$10 = 0xEEEEEEEE

entonces la ejecución de la instrucción sdw $9, 0($0) produciría que la memoria cambiara a:

0x00000000: 0xFFFFFFFF
0x00000004: 0xEEEEEEEE

a) Modifica la ruta de datos multiciclo de la Figura 4 para incorporar esta instrucción a la

implementación básica del procesador MIPS R3000 estudiada en la asignatura. Explica las
modificaciones realizadas en la ruta de datos.
b) Modifica la máquina de estados finitos de la Figura 5 para incorporar esta instrucción a la
implementación básica del procesador MIPS R3000 estudiada en la asignatura. Detalla las
operaciones que se realizan en cada uno de los estados añadidos, así como los valores de las
señales.

3. Considera el diseño de una ROM de 1K palabras con una distribución de vertical de módulos
de 64, 128, 64, 512 y 256 palabras, como se muestra en la Tabla 2.
a) Especifica el mapa de direcciones de este diseño rellenando la dirección de comienzo y
finalización de cada módulo en la siguiente tabla:

Direcciones (A9-A0) Tamaño de los

módulos
Dir comienzo 0 0 0 0 0 0 0 0 0 0
64 palabras
Dir finalización
Dir comienzo
128 palabras
Dir finalización
Dir comienzo
64 palabras
Dir finalización
Dir comienzo
512 palabras
Dir finalización
Dir comienzo
256 palabras
Dir finalización 1 1 1 1 1 1 1 1 1 1
Tabla 2: Direcciones de la ROM de 1K palalabras
b) Implementa la lógica de selección de direcciones utilizando únicamente puertas lógicas.
c) ¿En qué módulo de memoria se encuentra la palabra con la dirección 0x30F?
d) Una aplicación del sistema de memoria diseñado es la implementación de la lógica
combinacional para el cálculo del estado siguiente dentro del control cableado del procesador
multiciclo (ver Figura 2) que incluya la instrucción store double word. Considera la siguiente
 correspondencia entre las líneas de direcciones del módulo de memoria y las señales del
procesador MIPS R3000:

A9A8A7A6A5A4A3A2A1A0  OP5OP4OP3OP2OP1OP0 || S3S2S1S0

Esto es, los seis bits más significativos de las direcciones del módulo de memoria se asignan
a los 6 bits del código de operación mientras que los 4 bits menos significativos se asignan al
estado de la unidad de control del procesador. Escribe los contenidos de la memoria ROM
desde las posiciones 0x3F0 hasta la 0x3FF

Dirección[A9…A0]
OP5OP4OP3OP2OP1OP0 || S3S2S1S0 Contenido
0x3F0
0x3F1
0x3F2
0x3F3
0x3F4
0x3F5
0x3F6
0x3F7
0x3F8
0x3F9
0x3FA
0x3FB
0x3FC
0x3FD
0x3FE
0x3FF

Figura 2: Implementación de la Unidad de Control Cableada del procesador MIPS R3000

con una única ROM versus dos ROM separadas, para el Ejercicio 3
PCWrite
Tamaño: PCWriteCond
IorD
20 Kbits vs 4.25 Kbits MemRead
MemWrite
IRWrite
Control logic MemtoReg
PCSource
ALUOp
Outputs ALUSrcB
ALUSrcA
RegWrite
RegDst

NS3
NS2
NS1
Inputs NS0
Op5

Op3

Op1
Op4

Op2

Op0

S2

S0
S3

S1

Instruction register
r State register
opcode field
 Figu
ura 3: Ca
amino de
e Datos para
p el Ejjercicio 1
19
1 IN selección de
d entrada
18
1 E habilitaciónn de escritura

17
1 DE2
16
1 DE1 dirección de
d escritura
15
1 DE0
habilitaciónn de lectura
14
1 LA
(operando A)A

13
1 DLA2
dirección de
d lectura
12
1 DLA1
(operando A)
A
11
1 DLA0
habilitaciónn de lectura
10
1 LB
(operando B)B
9 DLB2
dirección de
d lectura
8 DLB1
(operando B)
B
7 DLB0

6 ALU2
5 ALU1 operación de
d la ALU
4 ALU0

3 DESP2
2 DESP1 operación del
d desplazado
or
1 DESP0

0 OUT habilitaciónn de salida

Operaciones de la ALU ALU2 AL

LU1 ALU0
Complementar
C r no A 0 0 0
AND
A A and B 0 0 1
XOR
X A xor B 0 1 0
OR
O A or B 0 1 1
Decrementar
D A–1 1 0 0
Sumar
S A+B 1 0 1
Restar
R A–B 1 1 0
In
ncrementar A+1 1 1 1

Operaciones del DESP2 DES

SP1 DESP0
Desplazaador
Paasar el valor 0 0 0
Paasar el valor 0 0 1
No usada 0 1 0
No usada 0 1 1
Desplazar a la 1 0 0
izquierda
Rootar a la izquiierda 1 0 1
Desplazar a la dderecha 1 1 0
Rootar a la dereccha 1 1 1
Figura 4: Ruta de datos del procesador multiciclo para el Ejercicio 2
Figura 5: Unidad de control especificada como una MEF para el Ejercicio 2