1.

Solución:

D2

LED-YELLOW
D3

LED-YELLOW
D4

LED-YELLOW
D1
U1:A U1:B U2:A U2:B
10

10
4

2 5 12 9 2 4 5 12 9 LED-YELLOW
S

S
D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q
R

R
1

13

13
7474 7474 7474 7474
7

U3 U4
1Y

2Y

1Y

2Y

74153 74153
1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3

1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3
1E
2E

1E
2E
A
B

A
B
6
5
4
3

10
11
12
13

14
2
1
15

6
5
4
3

10
11
12
13

14
2
1
15

0
0
1
1
0
0

Fig. 1 (Diseño del circuito en PROTEUS)

En el circuito diseñado por el programa Proteus conectamos los LOGISCTATE a los

multiplexores TLL 74LS153 y de la salida del integrado conectamos a los FF-D
74LS74 Síncrono.

Este dispositivo que vemos en la figura 1 es un sistema secuencial que maneja los
datos de cada entrada del selector hacia el flip flop D y esta con el CLOCK (funciona
tipo timer monoestable) en conjunto explusa mediante la señal de control AB.

CONTROL A B
DERECHA 0 1
IZQUIERDA 1 0

1
2.-

Solución:
Tabla de circuito de control
AE AS1 AS0 BE ES1 ES0 CE CS1 CS0 DE DS1 DS0 FUNCION
1 0 0 0 0 0 0 0 0 0 0 0 Datos de
A A
1 0 1 0 0 0 0 0 0 0 0 0 Datos de
AB
1 1 0 0 0 0 0 0 0 0 0 0 Datos de
AC
1 1 1 0 0 0 0 0 0 0 0 0 Datos de
AD
0 0 0 1 0 0 0 0 0 0 0 0 Datos de
BA
0 0 0 1 0 1 0 0 0 0 0 0 Datos de
BB
0 0 0 1 1 0 0 0 0 0 0 0 Datos de
B C
0 0 0 1 1 1 0 0 0 0 0 0 Datos de
BD
0 0 0 0 0 0 1 0 0 0 0 0 Datos de
CA
0 0 0 0 0 0 1 0 1 0 0 0 Datos de
CB
0 0 0 0 0 0 1 1 0 0 0 0 Datos de
C C
0 0 0 0 0 0 1 1 1 0 0 0 Datos de
CD
0 0 0 0 0 0 0 0 0 1 0 0 Datos de
AD
0 0 0 0 0 0 0 0 0 1 0 1 Datos de
BD

2
0 0 0 0 0 0 0 0 0 1 1 0 Datos de
CD
0 0 0 0 0 0 0 0 0 1 1 1 Datos de
DD

1 U2 1
U4
74LS153 74LS153
V5 16 V6 Ea I 3a 16
Ea I 3a 12
5V I 2a 12 5V I 2a
+V 8 +V Ya I 1a 8
Ya I 1a 4
I 0a 4 I 0a
S1 S1
S0 U5 S0
U1 15 I 3b 15
74LS194 I 3b 74LS194 11
Yb I 2b 11 Yb I 2b
CP D3 7 CP D3 I 1b 7
I 1b D2 3
D2 Eb I 0b 3 Eb I 0b
S1 D1 S1 D1
S0 D0 U6 S0 D0 U3
1 1 74LS153
4 74LS153 D SR Q3 8 14
D SR Q3 Ea I 3a 14 7 Ea I 3a
D SL Q2 3 10 D SL Q2 I 2a 10
2 I 2a Q1 6 6
Q1 Ya I 1a 6 5 Ya I 1a
MR Q0 1 2 MR Q0 I 0a 2
I 0a
S1 S1
S0 S0
13 I 3b 13
I 3b
A Yb I 2b 9 B Yb I 2b 9
5 I 1b 5
I 1b 1
Eb I 0b 1 Eb I 0b

U10 1
U7 1 74LS153
74LS153 V16 Ea I 3a 16
V12 Ea I 3a 16 5V I 2a 12
5V I 2a 12 +V Ya I 1a 8
+V Ya I 1a 8 I 0a 4
I 0a 4 S1
S1 U12 S0
S0 I 3b 15
U9 15 74LS194 11
74LS194 I 3b Yb I 2b
Yb I 2b 11 CP D3 I 1b 7
CP D3 I 1b 7 D2 Eb I 0b 3
D2 Eb I 0b 3 S1 D1
S1 D1 S0 D0 U11
S0 D0 U8 1 74LS153
1 D SR Q3 16 14
74LS153 Ea I 3a
D SR Q3 12 Ea I 3a 14 D SL Q2 15
I 2a 10
D SL Q2 11 I 2a 10 Q1 14
Ya I 1a 6
Q1 10 Ya I 1a 6 MR Q0 13
I 0a 2
MR Q0 9 2
I 0a S1
S1 S0
S0 I 3b 13
I 3b 13 D Yb I 2b 9
C Yb I 2b 9 I 1b 5
I 1b 5 Eb I 0b 1
Eb I 0b 1

Fig. 2 (Diseño del circuito de registro en PROTEUS)

Funcionamiento:

En el circuito utilizamos un registro 74LS94, como podemos apreciar en el diseño del

circuito están configurado en forma paralela para la transferencia de datos entre (A
hacia A, A hacia B, A hacia C, A hacia D, B hacia A, etc.)

Para la transferencia de los datos utilizaremos un integrado multiplexor (seleccionador

de datos) de 4 a 1 (integrado 74LS153), el cual tiene una entrada de habilitación o de
enable.

Según como quiera realizar la trasferencia de datos a través de los registros se

configura la entrada del circuito de control que esta constituido por los multiplexores.

3
3.-

Solución:
Como observamos para el análisis del circuito dado debemos simular a través del
programa PROTEUS para ver el comportamiento del funcionamiento del FF-D.

U1:A
1
0 3
A
2
B
74LS32
C

U1:B
4
6
5

74LS32

U2:A
4

2 5
S

D Q
3
CLK
6
Q
R
1

74LS74

C1
R1
10k
1u

Fig. 3 (circuito simulado en PROTEUS)

4
A) Diagrama de Tiempo

En el diagrama de tiempo analizamos con las entradas dadas X= 000101011 y Q = 0, la

salida “Z” del integrado 74LS32 por consiguiente graficamos su comportamiento con
respecto al tiempo.

Fig. 4(Diagrama de tiempo con respecto a la salida Z)

B) Diagrama de estados

C) Tabla de estado

X D Qn Qn Z
0 1 0 1 0
0 0 1 0 1
0 1 0 1 0
1 1 1 0 1

5
4.-

Solución:
QA A

QB B

QC C

QD D

U9
7 13
A QA
1 12
B QB
2 11
C QC
6 10
D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447
QB
JA

U6:A
2
3
1

74LS86
U5:C U4:D
9 13
10 11
8 12
QD
QC

74LS266 74LS08
1
U4:B
U3:A U1:A 4 U1:B U3:C U2:A U2:B
2

1 6 9
3 4 15 5 9 11 8 4 15 9 11
S

J Q J Q J Q J Q
2 10
U3:B 1 74LS08 6 1 6
CLK U4:C CLK CLK CLK
4 74LS32 74LS32
6 16 14 9 12 10 16 14 12 10
K Q K Q K Q K Q
R

5 8
10
3

74LS32 U1:A(CLK) 7476 7476 7476 7476

74LS08
3

U4:A
74LS08 U5:B
74LS266
2

U5:A
2
11

3
1
U3:D
74LS266 74LS32
12

13

U7:A
2 U8:B
3 74LS08
1

74LS32
4

5
6

U7:B
74LS32
4

U8:A
1
3
2

74LS08

Fig. 5(Diseño de un contador sincrono con Flip Flop JK)

6
A) Gráfica en función al tiempo de los estados de los estados de los flip flop J K.

CLOCK

JA

KA

JB

KB

CLOCK

JC

KC

JD

KD

B) La secuencia de números del circuito diseñado es: 0, 15, 10, 5, 13, 4, 11, 6, 1, 12 así
sucesivamente

QD QC QB QA
0 0 0 0
1 1 1 1
1 0 1 0
0 1 0 1
1 1 0 1
0 1 0 0
1 0 1 1
0 1 1 0
0 0 0 1
1 1 0 0

7
5.-

Tabla codificado en numero con signo en complemento a dos, desde +5, +4, +3, +2,
+1, 0 , -1, -2,-3, -4, -5, -6.

Nº A B C D
5 0 1 0 1
4 0 1 0 0
3 0 0 1 1
2 0 0 1 0
1 0 0 0 1
0 0 0 0 0
15 1 1 1 1
14 1 1 1 0
13 1 1 0 1
12 1 1 0 0
11 1 0 1 1
10 1 0 1 0

8
 1
U8
7 13
A QA
1 12
B QB
2 11
C QC
6 10
D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447

U1
15 3
D0 Q0
1 2
D1 Q1
10 6
D2 Q2
9 7
D3 Q3
5 12 U3:B
UP TCU
4 13
DN TCD
11 3 4
PL
14
MR
0 U3:A 74LS04
74193
1 2
3

74LS04
U2:A
74LS08

5
4

3
2
U9:A
74HC4072
1

R1
220 C1 1
10u

Funcionamiento:

Para que cuente desde +5, +4, +3, +2, +1, 0, 15, 14, 13, 12, 11, 10. Codificado en
número con signo en complemento a dos, debemos utilizar un integrado 74LS193 que
tiene la funciona UP/DOWN, en el circuito vemos que la entrada del integrado
74LS193 esta en 0101 y comienza en función de DOWN del 0101 hasta 0000 luego
cambia debido a que la salida del integrado esta conectado mediante un OR, este se
conecta mediante unas de las entrada del AND y la otra entrada esta conectado hacia
el reset out donde su salida va hacia la entrada del DOWN este circuito diseñado
hace que cuando llegue a 0000 el circuito haga reset y comience a contar en UP
desde 1111 hasta 1010. Cuando llegue a 1010 el circuito hace otra vez reset y cuenta
ahora en DOWN.

6.-

9
Solución:
El circuito funciona de la siguiente manera, cuando el primer CI 74193 llegue a 15
(1111) nos va a mandar una señal por medio de la compuerta nand de 4 entradas que
están conectadas a su salida del contador y esta a su vez a la compuerta or esta señal se
invierte y llega un pulso al flip flop JK y como el J y el K están conectados a “1” lógico
van a cambiar sus salidas del flip flop y esto va a ser que se vuelva el contador a down
gracias a las compuertas and ; y para que el contador no comience siempre de cero y
vaya aumentando progresivamente del numero que comienza se uso el segundo CI
74193 que cada vez que el primer contador llegue a 15 (1111) le van a mandar una
señal de clock y va a contar y las salidas de los 2 contadores se van a comparar y
cuando sean iguales se manda un pulso de clock al flip flop y este va a ser que el primer
contador cuente a partir del numero que aparece en el segundo contador y termine en
ese mismo número.
U7:A
1
3
2
U5:A
2 U4:A 7432
4

3
1 5 2
S

Q D
7408 3
U5:B CLK
U4:B

10
5 6
Q
R

6
4 12 9

S
D Q
1

7474
7408 11
CLK
8
Q

R
13
7474
2

U5:C
U6:A 9
7404 8
10
U1 U3
1

15 3 10 7408
D0 Q0 A0
1 2 12
D1 Q1 A1
10 6 13
D2 Q2 A2
9 7 15
D3 Q3 U2 A3
9
B0
5 12 15 3 11
UP TCU D0 Q0 B1
4 13 1 2 14
DN TCD D1 Q1 B2
11 10 6 1
PL D2 Q2 B3
14 9 7 2 7
MR D3 Q3 A<B QA<B
3 6
A=B QA=B
74193 5 12 4 5
UP TCU A>B QA>B
4 13
11
DN TCD
7485
D4
PL
14
MR
74193
D3
LED-YELLOW

D2
LED-YELLOW

D1
LED-YELLOW

LED-YELLOW

Fig. 6 (Diseño de un contador 74LS193 con Flip Flop D)

7.-

10
A) Mapa de transición de Estado

δ (00 , S0 ) = S0
δ (01 , S0 ) = S0
δ (10 , S0 ) = S1
δ (00 , S1) = S0
δ (10 , S1 ) = S1
δ (11 , S1 ) = S2
δ (01 , S2 ) = S3
δ (10 , S2 ) = S3
δ (11 , S2 ) = S2
δ (00 , S3 ) = S0
δ (01 , S3 ) = S3
δ (10 , S3 ) = S3
δ (11 , S3 ) = S3

B) Mapa de Funcion de Salida

 (00 , S0 ) = 0
 (01 , S0 ) = 0
 (10 , S0 ) = 0
 (00 , S1 ) = 0
 (10 , S1 ) = 0
 (11 , S1) = 0
 (01 , S2 ) = 0
 (10 , S2 ) = 1
 (11 , S2) = 0
 (00 , S3 ) = 0
 (01 , S3 ) = 0
 (10 , S3 ) = 1
 (11 , S3 ) = 0

C) Tabla de Estados

Estados Entradas
00 01 10 11
S0 S0/0 S0/0 S1/0 x/x
S1 S0/0 x/x S1/0 S2/0
S2 x/x S3/0 S3/1 S2/0
S3 S0/0 S3/0 S3/1 S3/0

D) Para el diseño del FF-JK:

Los Estados { S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas { X 2 , X 1 }= {00,01,10,11}

Se utiliza 2 FF-JK

11
Q2 n Qn X2 X1 Y Q2 n 1 Qn 1
0 0 0 0 0 0 0
0 0 0 1 0 0 0
0 0 1 0 0 0 1
0 0 1 1 X X X
0 1 0 0 0 0 0
0 1 0 1 X X X
0 1 1 0 0 0 1
0 1 1 1 0 1 0
1 0 0 0 X X X
1 0 0 1 0 1 1
1 0 1 0 1 1 1
1 0 1 1 0 1 1
1 1 0 0 0 0 0
1 1 0 1 0 1 1
1 1 1 0 1 1 1
1 1 1 1 0 1 1

Para Qn+2:

Q2n  1  Q2n .(Q n  X 1  X 2 )  Q 2n . X 1 .Qn

Comparando:

Q2n  1  Q2n .K 2  Q 2n .J 2

J 2  X 1 .Qn

12
K 2  Qn . X 1 . X 2

Para Qn+1:

Qn  1  Qn ( X 1 . X 2  X 2 .Q2n .  X 2 . X 1 )  Q n ( X 2  Q2n )

Qn  1  Qn ( X 1  X 2  X 2 .Q2n )  Q n ( X 2  Q2n )

Comparando:

Qn  1  Q2n .K 2  Q 2n .J 2

J 1  X 2  Q2 n

K1  X 1  X 2 X 2 .Q2n

Para Y:

13
Y  Q2 n . X 2 . X 1

U5:A U4:B
1
3 3 4
2 U5:B
4
74LS04
74LS08 6
5

U3:A U4:A 74LS08

1
3 1 2
2
U2:A U5:C
74LS04
1 74LS86 9
3 8
X1 2 10

0 74LS32 74LS08 U6:B

3
4 6
5

X2 74LS11

U4:C 2 U1:A
U1:B

7
5 6 4 15
S

J Q
9 11

S
J Q
1
74LS04 CLK
6
CLK
U4:D 16
K Q
14
R

12 10
K Q

R
13 12
3

74LS76

8
74LS76
74LS04

U6:A
1
2 12
13

74LS11

8.-

14
 A) para la Tabla 1

0 1
A B.0 C.0
B A.0 D.1
C B.1 B.1
D A.0 D.1

i) Corresponde a un FSM Mealy, ya que las salidas dependen de las entradas y sus
estados.

ii) Diseñando el grafo de la tabla 1

iii) Ahora utilizando FF-JK

Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas {x}= {0,1}

Q2 n Qn x y Q2 n 1 Qn 1
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 0 0
0 1 1 1 1 1
1 0 0 1 0 1
1 0 1 1 0 1
1 1 0 0 0 0
1 1 1 1 1 1

15
 a) Utilizando FF- JK
Para Q2n+1 :

Q2n  1  Q2n . X .Qn  Q 2n . X

Comparando:

Q2n  1  Q2n .K 2  Q 2n .J 2

J2  X
K2  X  Qn
Para Qn+1 :

Qn  1  Qn . X  Q n ( X  Q2n )

Comparando:

Qn  1  Qn .K 1  Q n .J 1

J 1  Q2 n  X

K1  X

Para Y:

16
 Y  Qn . X  Q2n Q n
U2:B
U2:A 4 U3:A
1 6 1
3 5 3
X 2 2
74LS32
0 74LS32 74LS08
U2:C
9
8
10

U3:B 74LS32
4
6
5

U4:C U1:A 74LS08

2

U1:B

7
5 6 4 15
S

J Q
9 11

S
J Q
1
74LS04 CLK
6
CLK
16 14
K Q
R

12 10
K Q

R
3

74LS76

8
74LS76

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K Qn Qn 1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

17
T  J .Q n  K .Qn

B) Para la Tabla 2

00 01 10 11
A A.0 D.0 A.0 D.0
B D.0 B.1 D.0 D.0
C A.0 C.1 D.0 D.0
D D.0 D.0 A.0 D.0

i) Es un FSM de Mealy
ii) Haciendo el grafo de la tabla 2

iii) Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas { X 2 , X 1 }= {00,01,10,11}
Se utiliza 2 FF-JK

18
Q2 n Qn X2 X1 Y Q2 n 1 Qn 1
0 0 0 0 0 0 0
0 0 0 1 0 1 1
0 0 1 0 0 0 0
0 0 1 1 0 1 1
0 1 0 0 0 1 1
0 1 0 1 1 0 1
0 1 1 0 0 1 1
0 1 1 1 0 1 1
1 0 0 0 0 0 0
1 0 0 1 1 1 0
1 0 1 0 0 1 1
1 0 1 1 0 1 1
1 1 0 0 0 1 1
1 1 0 1 0 1 1
1 1 1 0 0 0 0
1 1 1 1 0 1 1

a) Utilizando FF- JK

Para Qn+2 :

Q2n  1  Q2n (Qn . X 2  X 1  X 2 .Q n )  Q 2n (Qn . X 1  Q n . X 1  X 2 . X 1 )

Q2n  1  Q2n (Qn  X 2  X 1 )  Q 2n (Qn  X 1  X 2 . X 1 )

Comparando:

Q2n  1  Q2 n .K  Q 2n .J

J 2  Qn  X 1  X 2 .X 1

19
K 2  Qn  X 2 .X 1

Para Qn+1:

Qn  1  Qn ( X 1  Q 2n . X 1  X 1 . X 2 )  Q n (Q 2n . X 1  Q2n . X 2 )
Comparando:

Qn  1  Qn .K  Q n .J

J 1  (Q 2 n . X 1  Q2 n . X 2 )

K1  ( X 1  Q 2 n ). X 1 .( X 1 . X 2 )
Para Y:

Y  Q 2n .Qn . X 2 . X 1  Q2n .Q n . X 2 . X 1

Y  X 2 . X 1 (Q2n  Qn )

20
 U5:B
4
6
5 U7:A
U3:A 1
74LS08 1 3
U2:A 3 2 U3:C U7:C
1 2 9 9
X1 3 74LS86 8 8
2 74LS32 10 10
0
74LS08 U2:B 74LS32 74LS86
4
6
5

X2 74LS08 U6:A
1
0 2 12
U4:B 13

U4:C U1:A 3 4 74LS11

2
U1:B

7
5 6 4 15

S
J Q 74LS04
9 11

S
J Q
1
74LS04 CLK
6
CLK
16 14
K Q

R
12 10
K Q

R
3
74LS76

8
74LS76

U6:C
9
10 8
11
U5:C
74LS11 9
8
10

U3:B 74LS08
4
6 U7:B U4:A
5 4
6 1 2
74LS32 5
74LS04
74LS86

U2:C
9
8
10

74LS08

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K Qn Qn 1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

T  J .Q n  K .Qn

21
 C) Para la Tabla 3

0 1
A B.0 B.0
B C.0 A.1
C B.0 D.0
D C.0 B.1

i) Es un FSM Mealy
ii) Diseñando su grafo.

iii) Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas {X}= {0,1}

Se utiliza 2 FF-JK

Q2 n Qn x y Q2 n 1 Qn 1
0 0 0 0 0 1
0 0 1 0 0 1
0 1 0 0 1 1
0 1 1 1 0 0
1 0 0 0 0 1
1 0 1 0 1 1
1 1 0 0 1 0
1 1 1 1 0 1

22
 a) Utilizando FF- JK

Para Q2n+1:

Q2n  1  Q2n (Qn . X  Q n . X )  Q 2n . X .Qn

Ahora Comparando:

Q2n  1  Q2n K  Q 2n J

J 2  X .Qn

K 2  Qn  X

Para Qn+1:

Qn  1  Qn (Q2n . X  Q2n . X )  Qn

Comparando:

Qn  1  Qn .K  Qn J

23
J1  1

K 1  Q2 n  X
Para Y:

Y  X .Qn

U7:A
1
3
2

74LS86
X U2:B
4
0 U2:A 6
1 5
U4:C 3
2 74LS08
5 6
74LS08
74LS04

U1:A
2

U1:B
7

4 15
S

J Q
9 11
S

J Q
1
CLK
6
CLK
16 14
K Q
R

12 10
K Q
R
3

74LS76
8

74LS76

U5:A U3:A
1
3 1 2
2
74LS04
74LS86

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K Qn Qn 1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

24
T  J .Q n  K .Qn

D) Para la Tabla 4

0 1
A D.1 B.0
B D.0 B.0
C C.0 A.1
D A.0 C.0

i) Es un FSM Mealy
ii) Diseñando su grafo.

iii) Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas {X}= {0,1}

Se utiliza 2 FF-JK

25
1º y 2º FF-JK = { Q2 n , Qn }

Q2 n Qn x y Q2 n 1 Qn 1
0 0 0 1 1 1
0 0 1 0 0 1
0 1 0 0 1 1
0 1 1 1 0 1
1 0 0 0 1 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 1 0 0 0

a) Utilizando FF- JK

Para Q2n+1:

Q2n  1  Q2n . X  Q2n ( X .Qn  X .Qn )

Comparando ahora:

Q2n  1  Q2n .J 2  Q2 n K 2
J2  X

K 2  X  Qn

Para Qn+1:

26
Qn  1  Qn .Q 2n  Q n .Q 2n

Comparando ahora:

Qn  1  Qn K  Q n .J

J 1  Q 2n

K 1  Q2 n

Para Y:

Y  Q n . X .Q 2 n  Q2 n . X .Q n

Y  Q n ( X  Q2 n )

U2:B U3:A
X 4
6 1 2
0 U2:A 5
1
74LS04
U4:C 3 74LS86
2
5 6
74LS86
74LS04

U1:A
2

U1:B
7

4 15
S

J Q
9 11
S

J Q
1
CLK
6
CLK
16 14
K Q
R

12 10
K Q
R
3

74LS76
8

74LS76

27
b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K Qn Qn 1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

T  J .Q n  K .Qn

E) Para la Tabla 5

0 1
A C.0 A.0
B B.0 A.0
C D.1 C.1
D D.0 B.0
E C.1 A.0

i) Es un FSM es de tipo FSM Mealy

ii) Diseñando su grafo.

28
iii) Los Estados {E,D,C,B,A} ={ S 4 , S3 , S 2 , S1 , S 0 }={100,011,010,001,000}

Las entradas {X}= {0,1}

Se utiliza 2 FF-JK

1º , 2º y 3º FF-JK = { Q3n , Q2 n , Qn }

Q3 n Q2 n Qn X Y Q3n 1 Q2 n 1 Qn 1
0 0 0 0 0 0 1 1
0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 1
0 0 1 1 0 0 0 0
0 1 0 0 1 0 1 1
0 1 0 1 1 0 1 0
0 1 1 0 0 0 1 1
0 1 1 1 0 0 0 1
1 0 0 0 1 0 1 0
1 0 0 1 0 0 0 0
1 0 1 0 X X X X
1 0 1 1 X X X X
1 1 0 0 X X X X
1 1 0 1 X X X X
1 1 1 0 X X X X
1 1 1 1 X X X X

29
 a) Utilizando FF- JK

Para Q3n+1:

Q3n  1  0

Comparando:

Q3n  1  Q3n. 0  Q3n .0

J3  0

K3 1

Para Q2n+1:

30
Q2n  1  Q2n ( X  Q n )  Q 2n .(Q n . X )

Comparando:

Q2n  1  Q2 n .K 2  Q 2n .J

J 2  X .Q n

K 2  X .Qn

Para Qn+1:

Qn  1  Q n . X .Q 3n  Qn (Q2n  X )

Comparando:

Qn  1  Qn K 1  Q n .J

J 1  X .Q 3n

K1  Q 2n .X

Para Y:

31
Y  Q2n .Q n  Q n X .Q3n

U3:A
1
2 12
13
U7:A
74LS11 1
3
2
U2:C
X 9 74LS32
8
0 U6:A U2:A 10
1 1
U4:C 3 3 74LS08
2 2
5 6
74LS08 74LS08
74LS04

U1:A

2
U6:B U1:B U5:A

2
4 4 15

S
J Q
6 9 11 4 15

S
J Q J Q
5 1
CLK
6 1
CLK CLK
74LS08 16 14
K R Q
12 10 16 14
K Q K Q

R
3

74LS76

3
74LS76 74LS76

U2:B
4
6
5

74LS08

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K Qn Qn 1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

T  J .Q n  K .Qn

32
9.-

Solución:

A)
En el circuito dado en la pregunta numero 10, es un circuito tipo de maquina de estado
MEALY, por consiguiente vemos en la figura que las entradas del registro dependen
de las salidas de la memoria.

33
B)

SB Qn Qn+1
0 0 0 0 0 0 1
1 0 0 0 1 1 0
0 0 0 1 0 1 1
1 0 0 1 0 0 0
0 0 1 0 1 0 0
1 0 1 0 1 1 1
0 0 1 1 1 0 1
1 0 1 1 0 0 1
0 1 0 0 1 1 0
1 1 0 0 0 1 0
0 1 0 1 1 1 1
1 1 0 1 0 1 1
0 1 1 0 0 0 0
1 1 1 0 1 0 0
0 1 1 1 0 1 0
1 1 1 1 1 0 1

Diagrama de estados

δ (0 , 000 ) = 001
δ (1 , 000 ) = 110
δ (0 , 001 ) = 011
δ (1 , 001) = 000
δ (0 , 010) = 100
δ (1 , 010 ) = 111
δ (0 , 011 ) = 101
δ (1 , 011) = 001

δ (0 , 100 ) = 110
δ (1 , 100 ) = 010
δ (0 , 101 ) = 111
δ (1 , 101) = 011
δ (0 , 110 ) = 000
δ (1 , 110 ) = 100
δ (0 , 111) = 010
δ (1 , 111 ) = 101

34
C) Vemos en el grafico de MEALY del circuito, para que el circuito evolucione del
estado 0 al estado 5 se necesitamos 4 ciclos de reloj, ya que el circuito empieza
por el estado 1, debemos regresarlo al estado al estado 0 con SB=1 (1er clock),
regresamos al estado 1 con SB=0 (2do clock), al estado 3 con SB=0 (3er clock) y
al estado 5 con SB=0 (4to clock).

Fig. 7 (Diseño de un contador con estado de memoria)

Fig. 8 (Diagrama de tiempo del circuito)

D) Representaremos el circuito (ROM 16x3) con un EPROM 27C32 (32Kx8) con la

siguiente programación correspondiente a la ROM 16x3.

35
 Dirección Dato
000h 00000001
001h 00000110
002h 00000011
003h 00000000
004h 00000100
005h 00000111
006h 00000101
007h 00000001
008h 00000110
009h 00000010
00Ah 00000111
00Bh 00000011
00Ch 00000000
00Dh 00000100
00Eh 00000010
00Fh 00000101
010h- 00000000
FFFh

10.-

Analizaremos el circuito asumiendo el control del multiplexor C1 y C 0 igual a:

C1  0 C0  0

CLOCK Z0 Z1
↑ 0 1
↑ 1 0
↑ 1 1
↑ 0 0
↑ 1 0

36
C1  0 C0  1

CLOCK Z0 Z1
↑ 1 1
↑ 0 1
↑ 1 0
↑ 0 0

C1  1 C0  0

Z0 Z1
0 0

C1  1 C0  1 D1  0 D0  0

CLOCK Z0 Z1
↑ 1 0
↑ 0 0

C1  1 C0  1 D1  0 D0  0

Z0 Z1
0 0

C1  1 C0  1 D1  0 D0  0

CLOCK Z0 Z1
↑ 1 1
↑ 0 1

C1  1 C0  1 D1  1 D0  1

Z0 Z1
0 1

37
Ahora sustituyamos el biestable T por el biestable JK.

 Tabla de estado de FF-JK

J K q Q
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1

 Tabla de habilitación del FF-T

q Q T
0 0 0
0 1 1
1 0 1
1 1 0

 Tabla de conversión del FF-T a FF-JK

J K q Q T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

38
Hallando la conversión del FF-T a FF-JK a través del mapas de Karnaugh

1 1 1 0 K

1 0 0 0

Q Q Q

La función T es:

T  J Q  KQ

Finalmente el diseño queda:

Fig. 9 (Circuito modificado, sustitución del biestable T por el biestable JK)

39