LAB - N°3 - ISE 14.7 - v4 PDF

UNIVERSIDAD FRANCISCO DE PAULA SANTANDER
INGENIERÍA ELECTRÓNICA
INGENIERIA ELECTRONICA DISEÑO DIGITAL
INTRODUCCIÓN A LA HERRAMIENTA ISE DESING

SUITE 14.7 DE XILINX
LABORATORIO N° 3
1. OBJETIVOS
1.1 OBJETIVO GENERAL
♦ Comprender el entorno de la herramienta ISE DESING SUITE 14.7 DE XILINX para

la simulación en el tiempo e implementación de diagramas lógicos de tipo esquemático
en la FPGA.
1.2 OBJETIVOS ESPECÍFICOS
♦ Aprender a utilizar la herramienta para simular diagramas lógico y su correspondiente

análisis en el tiempo.
♦ Entender el método para implementar un diagrama lógico en una FPGA.
2. EQUIPO NECESARIO
♦ Computador con ultimas especificaciones
3. COMPONENTES NECESARIOS
♦ la herramienta ISE DESING SUITE 14.7 DE XILINX
4. TRABAJO PERSONAL PREVIO
♦ Realice una tabla de verdad por cada operador lógico.

♦ Investigue una aplicación lógica que contenga al menos diez compuertas lógicas y simule
su comportamiento.
5. FUNDAMENTO TEÓRICO
5.1 INICIO DE ISE.
Desde el escritorio se ejecuta la apertura de la herramienta de diseño ISE DESING SUITE

14.7 DE XILINX. Se selecciona Inicio /Todos los programas / Xilinx Design Tools/ISE
Design Suite 14.7 /ISE Design Tools / 64-bit Project Navigator. Fig.1
ING. JHON JAIRO RAMÍREZ 1

Dto de Electricidad & Electrónica. UFPS
digitalesufps@gmail.com
Fig. 1. Ruta de acceso para iniciar ISE Project Navigator 14.7
Una vez iniciado el ISE®, aparece la ventana Tip of the Day, en la que se muestran notas
cortas sobre la herramienta de simulación. Hacer clic en OK.
Fig. 2. Ventana de Nota del Día
5.2 CREACIÓN DE NUEVO PROYECTO.

Si al iniciar la herramienta ISE® de acuerdo a los pasos del paso 1 se encuentra abierto un
proyecto, deberá ser cerrado. File/Close Project. Fig. 3

Fig. 3. Cerrar proyecto
Para crear un nuevo proyecto se deben anexar unos archivos fuente. ISE® project genera
un grupo de archivos necesarios para crear y descargar un diseño a cualquier dispositivo
FPGA ó CPLD de Xilinx. A continuación se muestra los pasos a seguir para crear un
nuevo proyecto.
♦ Seleccione de la barra de herramientas File /New Project, Fig. 4, el cual presentará el

asistente para crear el nuevo proyecto. Fig. 5
Fig. 4. Abrir nuevo proyecto

Fig. 5. Asistente de nuevo proyecto
♦ Para crear un Proyecto Esquemático con Project Navigator, se debe seleccionar la opción
Schematic del Top-level source type. Fig. 6
Fig. 6. Selección de Schematic para la creación de un Proyecto Esquemático
♦ El proyecto deberá ser guardado en una carpeta dentro del computador. Como consejo,
es importante que se sepa en dónde será guardado el proyecto, para tener conocimiento
en dónde estará el archivo .bit, que es el archivo indispensable de la ejecución del
proyecto en la tarjeta Nexys 2.
♦ Para cambiar la ubicación del proyecto, dar clic en la pestaña seleccionada con un cuadro
rojo. Fig. 7

Fig. 7. Cambiar ubicación de la carpeta del proyecto
♦ La carpeta se puede crear en cualquier dirección del computador, pero se aconseja que se
sepa en qué lugar exactamente quedó guardada; en este caso, se creó en Escritorio para
mayor comodidad de accesibilidad.
Una vez creada la carpeta, se le asignará un nombre de manera arbitraria. Se aconseja no
utilizar caracteres de tipo (# @ /, tíldes, etc) al momento de asignar el nombre a la carpeta,
para que no hayan problemas al momento de crear el nuevo proyecto. Lo mejor es asignar
un nombre sencillo de acuerdo a lo que se vaya a trabajar; en este caso, se colocó el nombre
Ejercicio. Fig. 8
Fig. 8. Creación de la carpeta del Proyecto Esquemático
♦ Seguidamente se le asignará un nombre al Proyecto Esquemático, en este caso, se le

asignó el nombre And y se dará clic en Next. Fig. 9

Fig. 9. Asignación de nombre al Proyecto Esquemático
♦ Seguidamente aparecerá la ventana de propiedades de configuración del dispositivo y

ajustes del proyecto. Deben ser tal cual los que aparecen en la imagen. Luego, Next. Fig.
10
Fig. 10. Descripción de propiedades del proyecto
♦ En la siguiente ventana aparecerá el resumen del proyecto. click en Finish para continuar.
Fig. 11

Fig. 11. Ventana resumen del proyecto
5. CREACIÓN DE UN ARCHIVO FUENTE ESQUEMÁTICO.
♦ Se creará la fuente del proyecto. Project/ New Source. Fig. 12
Fig. 12. Crear nueva fuente del proyecto
♦ Seguidamente se seleccionará el tipo de fuente Schematic, y se le asignará un nombre,

en este caso Lab_3. Luego dar clic en Next. Fig. 13

Fig. 13. Creación archivo fuente esquemática
♦ Aparecerá el resumen de la creación del archivo fuente esquemática. Dar click en Finish.
Fig. 14
Fig. 14. Ventana resumen archivo fuente esquemático
♦ Luego aparecerá la ventana principal de trabajo esquemático de Project Navigator. Fig.

15

AREA DE TRABAJO
PROCESOS
Fig. 15. Ventana principal de trabajo esquemático
a. CONSTRUCCIÓN DEL DIAGRAMA ESQUEMÁTICO DEL CIRCUITO

LOGICO.
Como ejemplo para la construcción de un diagrama esquemático se utilizará una sola

compuerta And de tres entradas (and3).
♦ Escoja la pestaña Symbols del área de procesos y escriba en el espacio Symbol name
filter el nombre de la compuerta a utilizar; en este caso, and3. En la ventana Symbols
muestra los nombres de los elementos que comienzan con las iniciales que escribió.
Seleccione el dispositivo elegido, and3. Fig. 16
♦ Ubique el cursor en el área de trabajo y con el botón derecho del mouse un click para
ubicar el símbolo sobre ella. Dele escape para desactivar esta opción. Fig 17

Fig. 16 Selección de compuerta requerida
Seleccione and3
Click
Escriba el Seleccione
nombre and3 and3
Fig. 17. Compuerta en el área de trabajo

♦ La herramienta Add Wire es la encargada de cablear los diferentes componentes que se
ubiquen en el diagrama lógico, ya sea desde las entradas hasta las compuertas o entre
compuertas hasta la salida. Dibuja conexiones de alambre (redes) entre los pines de los
símbolos, marcadores de E /S, o terminales de bus. Fig. 18
Fig. 18. Herramienta Add Wire
♦ La herramienta Add I/O Marker define los puertos de de Entrada/ Salida (E/S) de un
diagrama lógico. Fig. 19
Fig. 19. Herramienta Add I/O Marker
♦ Cada elemento tiene unas entradas y salidas definidas que le permiten comunicarse con
otros componentes del diagrama lógico. En este caso la asignación de entradas y salida
a la compuerta And se realiza seleccionando de la barra de herramientas Add I/O Marker
y llevando el cursor al puerto de entrada o salida del esquema que se quiere definir. Fig.
20

Fig. 20. Compuerta And con sus entradas y salida
Para cambiarle el nombre de las entradas y la salida de la compuerta and se realiza haciendo
doble click sobre de cada puerto de entrada o salida. Realizado el doble click sobre el
puerto aparecerá la ventana Object Properties donde se editan y cambian las propiedades
de la conexión seleccionada. En Category se selecciona XLXN_1 de Nets y en Value se
le cambia el nombre al marcador, en este caso, A. En PortPolarity, es la polaridad del
puerto que me indica si el marcador es de entrada (Input) o de salida (Output). El nombre
que se le quiera asignar a los marcadores de entrada y salida, es de manera arbitraria.
♦ Después, Apply y Ok. Fig. 21
Fig. 21. Cambio de nombre al marcador

♦ Paralelamente al paso anterior, así tal cual como a los marcadores de entrada XLXN_1 se
le asignó el nombre A, así tal cual al marcador XLXN_2, se le asigna el nombre B y al
XLXN_3, el nombre C. De igual manera al marcador XLXN_4, se le asignará el nombre
X como marcador de salida.
♦ Finalizado el diagrama esquemático, se revisan todas las conexiones para detectar

cualquier error existente en ellas con , Check Schematic. Fig. 22
Fig. 22. Revisión del diagrama esquemático
5. SIMULACIÓN DEL DIAGRAMA ESQUEMÁTICO.
♦ En la ventana de procesos, seleccionar la pestaña Design, luego seleccionar Simulation,

tal como lo indica los cuadros rojos. En el diseño jerarquico Hierarchy, seleccionar en
este caso como ejemplo, Lab_3 (Lab_3.sch); y seguidamente en Processes: Lab_3, ISim
Simulator, seleccionar con doble clic Simulate Behavioral Model. Fig. 23

Fig. 23. Proceso para simular el diagrama esquemático
♦ Emergerá una pequeña ventana preguntando si se quiere guardar los cambios hechos al
momento de hacer el proceso de simulación en la dirección dónde está guardado el
proyecto esquemático, por lo que se le dará clic en Yes. Fig. 24
Fig. 24. Ventana guardar proyecto de simulación
♦ Inmediatamente guardadado el proyecto, aparecerá la ventana para la simulación del

Diagrama de Tiempos. Fig. 25

Fig. 25. Ventana simulación en Diagrama de Tiempos
♦ Luego a las entradas, seleccionadas en el cuadro blanco, se les forzará el reloj de

simulación (Force Clock) para que tomen su valor correspondiente de 0 y 1 a medida que
aumenta el periodo. Fig. 26
Fig. 26. Selección de entradas en el Diagrama de Tiempos
♦ Para ir a la opción Force Clock, se le da clic derecho a cada entrada y se selecciona dicha
opción. Fig. 27

Fig. 27. Opción Force Clock
♦ Después de haber dado click derecho a la entrada elegida para cambiar su nombre
(entrada C)y seleccionar Force Clock. La entrada C es la de menor peso, y la entrada A
es la de mayor peso. Siempre se modificará el valor asi:
Variable Valor Acción

Leading Edge Value 0 Valor de la transición del pulso de Bajo a alto
Trailing Edge Value 1 Valor de la transición del pulso de Alto a bajo
Tiempo dado para iniciar la simulación de la
Cancel after Time Offset 0
señal
Duty Cycle (%) 50 Ciclo útil. Porcentaje de simetría del periodo
Period 100ms Tiempo de duración del periodo de la señal
Tabla de verdad And3

a b c x a b c x
0 0 0 0 1 0 0 0
0 0 1 0 1 0 1 0
0 1 0 0 1 1 0 0
0 1 1 0 1 1 1 1

♦ Para este caso que la entrada C es la de menor peso y optando por trabajarlo en
milisengundos, será= 100ms. Después Apply y Ok. Fig. 28
Fig. 28. Modificación de los valores de Force Clock
♦ En el paso anterior se realizó la modificación de Force Clock para la entrada de menor

peso C. Para la entrada B será el doble de periodo que de la entrada C, o sea Period
=200ms y la entrada A será el doble de periodo que B, ya que es de mayor peso; o sea,
Period=400ms.
♦ Para definir el tiempo de simulación se selecciona en la barra de herramientas el espacio

que corresponde a Run for the time specified on the toolbar. Para este caso en particular
se definirá como 500ms, es decir 100ms más al periodo de la entrada A como entrada de
mayor peso. Fig. 29
Fig. 29. Periodo de marcha durante un tiempo especificado
♦ A continuación, de la barra de herramientas seleccione la opción Zoom to Full View, la

cual organiza el valor de cada entrada en su respectivo tiempo de periodo y su respectivo
valor en la salida como proceso de simulación en el Diagrama de Tiempos. Fig. 30

Fig. 30. Valor de las entradas y la salida en su respectivo tiempo de periodo
♦ Lo anterior fue el proceso de simulación de Diagrama de Tiempos como ejemplo para la

Compuerta And3. Para explicar mejor dicho proceso se ilustrará un diagrama lógico con
más compuertas y su respectiva Tabla de Verdad. Fig. 31
Área de nombre Área de Valor Área de forma de onda
Marcador de tiempo
Fig. 31. Simulación en Diagrama de Tiempos

♦ Realizando los pasos anteriores de Force Clock para cada entrada con sus respectivas
modificaciones de menor a mayor peso, se procederá a evaluar la salida del anterior
diagrama lógico, donde como ejemplo las entradas A=1, B=0, C=0; donde su respectivo
valor de salida es X=1 en 214,029ms moviendo el marcador de tiempo que es el resultado
de la simulación.
Tabla de
verdad
A B C X
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Fig. Ejemplo diagrama lógico y Tabla de Verdad
6. IMPLEMENTACIÓN DEL DIAGRAMA ESQUEMÁTICO EN LA FPGA.
ASIGNACION DE PINES
♦ Para iniciar este proceso, seleccionar la pestaña Design, luego Implementation, después
seleccionar Lab_3(Lab_3.sch), y en la ventana de procesos, dar clic en el + de User
Constraints y seleccionar con doble clic Floorplan Area/IO/Logic. Fig. 33
Ventana de procesos

Fig. 33. Proceso para implementar el diagrama esquemático
♦ Seguidamente, aparecerá una ventana donde requiere que la implementación será añadida
y asociada con la selección del diseño y se le dará clic en Yes. Fig. 34
Fig. 34. Ventana aceptar implementación asociada con la selección del diseño
♦ Después de un proceso de carga en la apertura de la opción Floorplan Area/IO/Logic,

vendrá el proceso de asignación de pines en la tarjeta Nexys 2, y se abrirá la ventana
Welcome to PlanAhead. Una vez abierta dicha ventana, se le dará Close. Fig. 35
Fig. 35. Ventana Welcome to PlanAhead (Asistente implementación en tarjeta)
♦ Una vez cerrada la ventana Welcome to PlanAhead, se podrá ver la ventana de

sisntetización del diagrama esquemático para su respectiva asignación de pines. Fig. 36

Fig. 36. Ventana de sintonización
♦ A continuación se iniciará le proceso de asignación de pines de entrada y salida.

En la tarjeta Nexys2, las entradas están ubicadas en la parte inferior de los switches, los cuales
son de izquierda a derecha, SW7=R17, SW6=N17, SW5=L13, SW4=L14, SW3=K17,
SW2=K8, SW1=H18, SW0=G18. Las salidas están ubicadas en la parte superior de los
switches, los cuáles son de izquierda a derecha, LD7=R4, LD6=F4, LD5=P15,
LD4=E17, LD3=K14, LD2=K15, LD1=J15, LD0=J14. Fig. 37
Fig. 37. Switches de entrada y salida de la tarjeta Nexys2
♦ Una vez sabiendo el orden de asignación de entradas y salidas de los switches de la tarjeta
Nexys2, se procederá asignar lo pines de entrada y salida, donde a la entrada A se le dio

el nombre arbitrario de R17 en orden de izquierda a derecha, a B, N17 y a C, L13. A la
salida X de manera arbitraria se le asignó el nombre de J14. Fig. 38
Fig. 38. Asignación de pines de entrada y salida
♦ Una vez concluida la asignación de pines de entrada y salida, se debe guardar dicho
proceso de asignación para uso posterior en la implementación en la tarjeta. Fig. 39
Fig. 39. Guardar proceso de asignación de pines
SINTETRIZACION
♦ Ya están asignados los pines de entrada y salida se procederá a sintetizar el proyecto
está, hasta que aparezca el símbolo verde que indica que el proyecto está implementado.
Fig. 40.
♦
IMPLEMENTACION DEL PROYECTO A LA FPGA
♦ Luego se hará el proceso de implementación dando doble clic sobre Implement Design,
donde se empezará a generar la implementación
Fig. 40. Proceso de implementación del proyecto

GENERACION DEL ARCHIVO .BIT

♦ Después vendrá el proceso de generación de programación, dando doble clic sobre
Generate Programming File, donde se empezará a generar la programación del proyecto
hasta que aparezca el símbolo verde que indica que el proyecto está implementado. Fig.
41
Fig. 41. Proceso de generación programación del proyecto
Una vez completado el proceso de sintetización, implementación y generación; se ejecutará

el proceso de configuración del proyecto en la tarjeta Nexys2.
IMPLEMENTACIÓN:
♦ Después de la síntesis, se ejecuta el proceso de implementación del diseño el cual

comprende los siguientes pasos:
♦ Traducción: Fusiona las listas de conexiones y las restricciones de entrada en un

archivo de diseño de Xilinx.
♦ Levanta un Plano: Ajusta el diseño dentro de los recursos disponibles del dispositivo
escogido.
♦ Ubicación y Enrutamiento: Ubica y enruta el diseño a las restricciones de tiempo.
♦ Generación del archivo de programación: Crea un archivo bit-stream (flujo de bits),
que puede ser descargado en el dispositivo seleccionado, FPGA Ó PROM.
♦ Para implementar nuestro diseño procedemos de la siguiente manera:

Fig. 42 Resumen de la implementación del diseño en la FPGA
♦ Seleccione el archivo Lab_3 de la ventana de Sources.

♦ Abra la pestaña Design Summary de la ventana del work space. Los resultados de la
cantidad de recursos en la FPGA se pueden visualizar en el Sumario, Fig 42.
♦ Doble Click en el proceso Implement Design de la pestaña Processes. Tambien se
puede ejecutar con el mause y Click derecho y luego selecciona Run.
♦ Si no presenta ningún error, el proceso de implementación muestra una marca de
aprobación de color verde. Fig. 42
DESCARGAR EL ARCHIVO .BIT :
♦ Este es el último paso en el proceso de verificación del diseño. En seguida se describirán

los pasos necesarios para descargar el diseño del sumador en la Spartan 3E de la tarjeta
de pruebas Nexys2 de Digilent.
♦ Conecte la tarjeta Nexys2 al computador atraves del cable USB.
♦ Corto-circuite el Selector de alimentación al modo USB, (JP7). Fig. 43
♦ Corto-Circuite el Modo de selección de programación a JTAG, (JP9). Fig. 43

♦ Mueva el Switch de alimentación a la posición ON. Fig. 43
♦ En la pestaña de procesos doble Click en Generate Programing File.
SWITCH DE SELECTOR DE SELECTOR DE MODO

LED DE
ALIMENTACIÓN: ALIMENTACIÓN: DE PROGRAMACIÓN:
ALIMENTACIÓN JTAG (JP9)
POSICIÓN ON MODO USB (JP7)
Fig. 43 Encendido de la tarjeta Nexys2
♦ Despues de instalar la aplicación Adep de Digilent, abra la herramienta en Inicio/Todos

los Programas/Digilent/Adepó directamente del acceso directo del escritorio. Esta
herramienta nos permitirá descargar el archivo .bit a la FPGA. Fig. 44
Fig. 44 Adep
♦ Cuando se ejecuta la aplicación ésta detecta automáticamente cualquier producto de

digilent que se encuentre conectado al computador, en este caso la tarjeta Nexys2. Una
vez detectada la tarjeta, en la pestaña Config se presentan los dispositivos a los cuales se
les puede enviar el archivo .bit para su configuración, FPGA y PROM. Fig. 45
♦ Para descargar el archivo .bit a la FPGA recuerde la ruta donde se guardo el proyecto que
se creó inicialmente y configure la herramienta Adep a esta ruta. Fig.46

♦ Seleccione el botón de busqueda Browse de la pestaña Config de la herramienta Adep,
el cual se encuentra en frente del dispositivo FPGA, con el que se configura la ruta del
archivo .bit.
Ingresar la ruta del archivo .bit
Fig. 45 Aplicación Adep de Digilent
Fig. 46 Ruta del archivo .bit

♦ Una vez encontrado el archivo .bit se inicia el proceso de programación con el botón de
Program, el cual se encuentra en frente al botón Browse de la FPGA en la pestaña
Config. Fig. 47
Fig. 47 Programación de la FPGA
♦ La tarjeta indica encendiendo un led DONE que indica la descarga completa del
programa a la FPGA. Fig 48
Fig. 48 Led que indica que la tarjeta ha sido programada

7. CONEXIÓN DE LA TARJETA NEXYS2 AL COMPUTADOR.
♦ Al recibir la Nexys2, estará con los conectores azules en WALL y en ROM. Fig. 49
Fig. 49 Parámetro incorrecto de conectar la Nexys2 al computador
♦ Al momento de programar un proyecto a la Nexys2, deberá estar en USB como selector

de fuente de poder y JTAG como selector de bus de programación. Fig. 50
Fig. 50. Parámetro correcto de conectar la Nexys2 al computador
♦ La conexión de la tarjeta Nexys2 al computador será por medio de conexión USB. Una
vez conectada la tarjeta, encenderla. Fig. 51

Fig. 51. Conexión tarjeta Nexys2 al computador vía USB
♦ Después de hacer los procesos correctos de conexión de la tarjeta Nexys2 y programar el

proyecto en dicho dispositivo, se podrá ejecutar la simulación implementada en tarjeta.
Fig. 52
Fig. 52. Ejecución de simulación en la tarjeta

8. ACTIVIDAD
Teniendo en cuenta las descripciones anteriores:
♦ Encuentre las expresiones booleanas que describen el circuito de la figura.

♦ Del diagrama lógico encuentre la tabla de verdad que describe el comportamiento del
circuito.
♦ Simule el circuito lógico y construya el diagrama de tiempo para cada una de las salidas
utilizando los estados de las entradas en la tabla de verdad.
♦ Implemente el diagrama lógico en la tarjeta Nexys2 de Digilent utilizando para ello los
recursos de la tarjeta para comprobar su funcionamiento. Diodos Leds para las salidas y
swichs en las entradas respectivamente.
9. CONCLUSIONES

10. BIBLIOGRAFÍA
[1] THE DESING WARRIOR’S GUIDE TO FPGA. Devices, tools and Flows, Clive max
Mayfield. Mentor Graphics and Xilinx Corporations. 2004
[2] Architecture of FPGAs and CPLDs: A Tutorial. Stephen Brown and Jonathan Rose.
Department of Electrical and Computer Engineering
University of Toronto
[3]Architecture of Field Programmable Gate Arrays. JONATHAN ROSE, MEMBER,

IEEE, ABBAS EL GAMAL, SENIOR MEMBER, IEEE, AND ALBERT0
SANGIOVANNI-VINCENTELLI, FELLOW, IEEE
[4] M. L. Lopez Vallejo y J. L. Ayala Rodrigo, FPGA: Nociones básicas e implementación.

Universidad Politecnica de madrid. Departamento de Ingenieria Electronica.Abril 2004
[5] Data sheet covers the XC4000E, XC4000EX, and XC4000XL families. May 14, 1999.
Xilinx
http://www.bitsingenio.com/component/content/article/61-electronica/178-ique-es-una-fpga
http://www.ufps.edu.co/materias/uelectro/htdocs/pdf/fpga
http://redindustria.blogspot.com/2008/10/qu-es-una-fpga
http://www.datasheetarchive.com/SPARTAN2B XC2S50-datasheet.html
http://www.1-core.com/library/digital/fpga-logic-cells


LAB - N°3 - ISE 14.7 - v4 PDF

Cargado por

Información del documento

Título original

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

LAB - N°3 - ISE 14.7 - v4 PDF

Cargado por

Copyright:

Formatos disponibles

UNIVERSIDAD FRANCISCO DE PAULA SANTANDER

INTRODUCCIÓN A LA HERRAMIENTA ISE DESING

♦ Comprender el entorno de la herramienta ISE DESING SUITE 14.7 DE XILINX para

1.2 OBJETIVOS ESPECÍFICOS

♦ Aprender a utilizar la herramienta para simular diagramas lógico y su correspondiente

♦ Computador con ultimas especificaciones

♦ la herramienta ISE DESING SUITE 14.7 DE XILINX

4. TRABAJO PERSONAL PREVIO

♦ Realice una tabla de verdad por cada operador lógico.

5.1 INICIO DE ISE.

Desde el escritorio se ejecuta la apertura de la herramienta de diseño ISE DESING SUITE

ING. JHON JAIRO RAMÍREZ 1

Fig. 1. Ruta de acceso para iniciar ISE Project Navigator 14.7

Fig. 2. Ventana de Nota del Día

5.2 CREACIÓN DE NUEVO PROYECTO.

ING. JHON JAIRO RAMÍREZ 2

Fig. 3. Cerrar proyecto

♦ Seleccione de la barra de herramientas File /New Project, Fig. 4, el cual presentará el

Fig. 4. Abrir nuevo proyecto

ING. JHON JAIRO RAMÍREZ 3

Fig. 5. Asistente de nuevo proyecto

Fig. 6. Selección de Schematic para la creación de un Proyecto Esquemático

ING. JHON JAIRO RAMÍREZ 4

Fig. 7. Cambiar ubicación de la carpeta del proyecto

Fig. 8. Creación de la carpeta del Proyecto Esquemático

♦ Seguidamente se le asignará un nombre al Proyecto Esquemático, en este caso, se le

ING. JHON JAIRO RAMÍREZ 5

Fig. 9. Asignación de nombre al Proyecto Esquemático

♦ Seguidamente aparecerá la ventana de propiedades de configuración del dispositivo y

Fig. 10. Descripción de propiedades del proyecto

ING. JHON JAIRO RAMÍREZ 6

Fig. 11. Ventana resumen del proyecto

5. CREACIÓN DE UN ARCHIVO FUENTE ESQUEMÁTICO.

♦ Se creará la fuente del proyecto. Project/ New Source. Fig. 12

Fig. 12. Crear nueva fuente del proyecto

♦ Seguidamente se seleccionará el tipo de fuente Schematic, y se le asignará un nombre,

ING. JHON JAIRO RAMÍREZ 7

Fig. 13. Creación archivo fuente esquemática

Fig. 14. Ventana resumen archivo fuente esquemático

♦ Luego aparecerá la ventana principal de trabajo esquemático de Project Navigator. Fig.

ING. JHON JAIRO RAMÍREZ 8

Fig. 15. Ventana principal de trabajo esquemático

a. CONSTRUCCIÓN DEL DIAGRAMA ESQUEMÁTICO DEL CIRCUITO

Como ejemplo para la construcción de un diagrama esquemático se utilizará una sola

ING. JHON JAIRO RAMÍREZ 9

Fig. 16 Selección de compuerta requerida

Fig. 17. Compuerta en el área de trabajo

ING. JHON JAIRO RAMÍREZ 10

Fig. 18. Herramienta Add Wire

Fig. 19. Herramienta Add I/O Marker

ING. JHON JAIRO RAMÍREZ 11

Fig. 20. Compuerta And con sus entradas y salida

♦ Después, Apply y Ok. Fig. 21

Fig. 21. Cambio de nombre al marcador

ING. JHON JAIRO RAMÍREZ 12

♦ Finalizado el diagrama esquemático, se revisan todas las conexiones para detectar

Fig. 22. Revisión del diagrama esquemático

5. SIMULACIÓN DEL DIAGRAMA ESQUEMÁTICO.

♦ En la ventana de procesos, seleccionar la pestaña Design, luego seleccionar Simulation,

ING. JHON JAIRO RAMÍREZ 13

Fig. 23. Proceso para simular el diagrama esquemático

Fig. 24. Ventana guardar proyecto de simulación

♦ Inmediatamente guardadado el proyecto, aparecerá la ventana para la simulación del