UNIVERSIDAD NACIONAL DEL CALLAO

FACULTAD DE INGENIERIA ELECTRICA Y

ELECTRONICA
ESCUELA PROFESIONAL DE INGENIERIA
ELECTRÓNICA

INFORME DEL PROYECTO FINAL DE

SISTEMAS DIGITALES

PROFESOR:

ING.DARIO UTRILLA SALAZAR

PROYECTO:

SISTEMA DE RIEGO AUTOMATIZADO

ESTUDIANTES:

- RUPAY FALCON YERSIN GABRIEL 1513210126

- ENOKI ROJAS WALTER YOSIMAR 1513220241
- RAFAEL GUTIERREZ GABRIEL OMAR 1513210054

AÑO:

2017
Riego Automatizado

El riego automático es actualmente la mejor opción para calmar la sed del vergel. Entre
sus ventajas destacan la programación, el reparto uniforme del agua, el ahorro de tiempo
y trabajo y la adaptación al terreno (se puede emplear en terrenos lisos y ondulados así
como en todo tipo de suelos). Al precisar qué días y en qué momentos debe activarse el
riego, el usuario no necesita realizar estas labores manualmente, lo que elimina esa “sana
obsesión” con el riego que suele acompañar al aficionado cuando llega la estación cálida. 

Procedemos a enunciar las ventajas de este sistema:

 Ahorro entre el 40 y el 60% de agua respecto a los sistemas tradicionales de riego

 Reducción muy significativa en mano de obra. No sólo en la vigilancia del riego
sino, y sobre todo, por la menor incidencia de las malas hierbas en el cultivo.
 Economía importante en productos fitosanitarios y abonos.
 Incremento notable en la producción y en la calidad de los productos.
 Posible utilización de aguas de baja calidad en otras épocas consideradas
inservibles para riego.
 Adaptación a todo tipo de superficies y desniveles en su relieve natural sin
inversión en la nivelación y transporte de tierras
 Reducción en el lavado del suelo por acumulación de sales.

figN°1: Modelo del circuito de control del sistema

 figN°2: Detalle de una planta
regado por goteo

DIAGRAMA DE BLOQUES DEL SISTEMA DE RIEGO AUTOMATIZADO:

Fuente de Contador síncrono descendente Teclado

alimentación matricial
con
registro

Electroválvula, o
válvula controlada
por mo

Riego de vegetales por aspersión.

TECLADO MATRICIAL CON REGISTRO:

 Para realizar nuestro teclado usamos un
+5V

codificador 74LS147, cuando se pulsa +5V

una de las teclas, el digito decimal se U1

R1 R2 R3
codifica a su correspondiente código BCD 10k
R1
10k
10k
R2
10k
10k

10kz3
R3z1z2
11
12
z113
1
2 11
U1
1
3 12
complementada, en la figura N°1 se z21 9
z1 z2 z3 z4 4 13 Q02
z5 z32 5 Q13
7
1 9
z1 z2 z6 z3 z43 6 Q24
6 Q0
2 7
z54 14 Q1
observa la disposición de 10 pulsadores, z7
z8
z9
z65
z710
7
8
9
3
4
5
Q35
6
7
Q2
Q3
6
14
z8 8

conectando cada uno de ellas a una z9

10
74LS147 9
74LS147

resistencia de pull-up (resistencia de R4

10k
R5
10k
R6
10k
R4 R5 R6
conexión a la alimentación +V). Las z4
10k
z4
10k
z6
10k

resistencias de pull-up aseguran que la z4 z4 z6

línea este a nivel ALTO cuando no haya

ninguna tecla pulsada. Cuando se pulsa
R7 R8 R9
una tecla, la línea se conecta a tierra y se 10k
R7
10k
R8
10k
R9
10k 10k 10k

aplica un nivel BAJO a la correspondiente z7

z7
z8

z8
z9

z9

entrada de el codificador.

 La salida complementada BCD del R11

10k
R11
codificador la negamos mediante un z0
10k

IC74LS04 y la enviamos a un dispositivo z0

de almacenamiento, que en este caso un

registro 74LS273 que consta de 8 flip-flop
D en paralelo con el clock y el clear en
común, usamos 4 flip-flop D para un
primer almacenamiento y conectamos sus
respectivas salidas a las otras 4 entradas del
registro, de tal forma que lo almacenado Figura N° 3

anteriormente no se pierda y su vez se almacene un nuevo código BCD. Véase en

la figura N°2.

U1
11
z1 1
z2
12
2 U2:A U3
z3
13
3 U2:B
1 U1 9 1 U2:C 2 3 2
z4 4 Q0 D0 Q0 ?
z5
2
5
11 Q1
7 3 U2:D 4 4
D1 Q1
5
?
z1 3 1 6 5 6 7 6
z6 6
12 Q2 U2:A
74LS04 D2 Q2 ?
z7
z2 4
7
13
2
Q3
14 13 12
U2:B
74LS04
8
D3 U3 Q3
9
?
z3 5 3 13 12
z8 81 9 U2:C
74LS04
1 2 D4
3 Q4 2 ?
z4 10 4 Q0 14 D0 Q0
15 ?
z9 92 7 U2:D
74LS04
3 4 D5
4 Q5 5 ?
z5 5 Q1 17 D1 Q1
16 ?
3 6 5 6 D6
7 Q6 6 ?
z6 6
74LS 147 Q2 74LS04 18 D2 Q2
19 ?
4 14 13 12 D7
8 Q7 9 ?
z7 7 Q3 74LS04 D3 Q3 ?
5 13 12
z8 8 74LS04 11 D4 Q4 ?
10 CLK
14 15
z9 9 74LS04 1 D5 Q5 ?
MR
17 16
D6 Q6 ?
74LS147 18 19
D7
74LS273 Q7 ?
11
CLK
1
MR
74LS273

+ 5V

1 U4
2
3 +5V U5 U2:E
8

4 R12
U4 8 4 3 11 10 10k
VCC

1 R Q
5
z0 2
6
3 DC
7 U574LS04
U2:E
11
8

R10 R12
4
12 5
8 CV
4 3 11 10 10k
74LS30 R 555Q
VCC

5 10k
z0
6 7
DC 74LS04
11
GND

2 6
12 TR
5
CV
TH R10
74LS30 555 10k
1

GND

2 6
C1 TR TH
1nF
1

C1
1nF

Figura N° 4

 El registro 74LS273, almacena, al recibir un flanco de subida en su entrada clock,

por lo que generamos nuestro flanco mediante, un NAND de 8 entradas que
habilita un TIMER 555 en modo astable mientras este presionada el pulsador, es
decir mantendremos presionado el pulsador hasta el primer cambio de 0 a 1 de la
 R1 R2 R3 U1
11
10k
R1 10k
R2 10k
R3 z1 1 U1
z2
12
112 U2:A U3
10k 10k 10k
z3 z1 13
123
1 U2:BU2:A
1 9 1 U2:C 2 3 2
z1 z2 z3 z4 z2
134
2 Q0 U2:B D0 U3 Q0 ?
z3 2 3 7 3 U2:D 4 4 5
z5 15 Q1 9 1 U2:C 2 3D1 Q1 2 ?
z1 z2 z3 z6 z4 3 4 6 5 6 7 Q06
26 Q2 Q0 4D2
D0 Q2 ?
?
z7 z5 4 5 14
Q3 Q1
7 13 3 U2:D
74LS04
12 4 8 D1 Q19
5
?
5 37 6 74LS04
5 6 13 7D3 Q3 6 ?
z8 z6 6 Q2 74LS04 D2 Q212 ?
10 48 14 74LS04
13 12 14 8D4 Q4 9 ?
z9 z7 7 Q3 74LS04 D3 Q315 ?
59 74LS04
17 13D5 Q5 12 ?
z8 8 74LS04 D4 Q416 ?
14D6 Q6 ?
salida del TIMER, entonces el código BCD ingresado será grabado. Ver la figura
10 15
z9 74LS147
9 74LS04 18 D5 Q519 ?
17D7 Q7 16 ?
D6 Q6 ?
74LS147 11 18 19
CLK D7 Q7 ?

N° 3. R4 R5 R6
1
11MR
1
CLK
10k 10k 10k 74LS273
MR
R4 R5 R6
10k 10k 10k 74LS273

z4 z4 z6
z4 z4 z6

Figura N° 5 +5V
+5V
1 U4
2 U4
3 1 U5 U2:E

8
2
4 U5 R12
R7 R8 R9 3 8 4 3 11 U2:E
10

8
10k

VCC
10k 10k 10k 5 4 R Q R12
R7 R8 R9 z0
6 8 4
Q7
3 11 10 10k

VCC
R DC
10k 10k 10k 5 74LS04
z0 11
6 7
z7 z8 z9
12
11
5
CV DC 74LS04 R10
74LS30 555 10k
z7 z8 z9
12 5
CV R10
74LS30 555 10k

GND
2 6
TR TH

GND
2 6
TR TH

1
C1
1nF
R11 C1
10k 1nF
R11
10k
z0
z0
CONTADOR DE DÉCADAS 74LS190:

Este contador tiene las opciones de

conteo descendente o ascendente 0
10
U8
D0U8
(Down/Up), de 0 a 9 ó de 9 a 0. 01
15
1 15
D1 D0
Q0
Q1 Q0
3
2 3
Q0
Q1 Q0
10 1 6 2
00
D2 D1 Q2 Q1 Q2 Q1
9 10 7 6
D3 D2 Q3 Q2 Q3 Q2
U8(CLK) 13
Para nuestro circuito se quiere que U8(CLK) 0 14
9
4 14
CLK
D3 RCO Q3
RCO
7
13
Q3
E CLK
cuente en modo descendente por eso se +5V
5 4
11 5
D/UE
+5V PL PL D/U
12
coloca entrada “Down/Up” a Vcc. Además
11 TC
PL PL
12
74LS190 TC

se requiere que sea de dos dígitos, por 74LS190

eso la salida RCO del primer contador 1

01
U9
(unidades) va conectada al CLK del 15
D0U9
3

00
Q0 Q4
1 15 2 3
D1 D0 Q1 Q0 Q5 Q4
segundo contador (decenas), esto para 10 1 6 2

00
D2 D1 Q2 Q1 Q6 Q5
9 10 7 6
D3 D2 Q3 Q2 Q7 Q6
13 7
que cada vez que el contador de las 0 14
9
4 14
CLK
D3 RCO Q3
RCO
13
Q7
E CLK
unidades pase de 0 a 9 envíe un 0 y 1 +5V
PL
5 4
11 5
D/UE
PL D/U
+5V 12
lógico hacia el contador de las decenas. PL
11
PL
74LS190
TC
TC
12

74LS190

Figura Nº6
Para el circuito:

Como el contador pasara de modo de

registro al de conteo se adicionara un latch para que se active con solo enviarle un pulso,
G

+5V
G

+5V
1

R10 U7
1

470 R10 ANDU7

U1
470 +5V AND
1RU1 U3
1 4
G 1Q PL U2
2

2
1 1S1 4
+5V 12
Q0 U4U3
G 3 1R 1Q PL U2 11
2

Q0 U4
2 1S2 12 Q1
1S1 6
3 11 Q2
5 1S2 7 5 Q1
2R 2Q 6 Q3 NOT
6
5 2S 7
8
5 NOT U5 Q2
6
2R 2Q
8
4
Q4
Q3 NOT U6U5
10 2S 9 3 NOT
11
3R 3Q
2
4
Q4 U6 Q5
10 3S1 9 3 Q6
12 3R 3Q 1 Q5
11 3S2 2 Q7 NOT
3S1 7430 Q6
12 1 NOT
14 3S2 13 Q7 NOT
4R 4Q 7430
15 NOT
14 4S 13
4R 4Q
15
742794S
74279

Figura Nº7
esta salida del latch va conectado al “PL” de los contadores, esto para pasar de modo de
registro a modo de conteo.

Las compuertas lógicas que se adicionan a la derecha de la figura no permitirán que el

contador pase de 00 a 99 sino que cambie el contador a modo de registro, esta gracias a
que la salida de la combinación de compuertas, “G”, va conectado al reset del latch
permitiendo que la entrada de los contadores “PL”, pase de modo de conteo a modo de
registro.

Por lo tanto el circuito completo de este contador descendente desde el número que se
ingrese hasta llagar a cero.

+5V

+5V
Q3

Q2

Q1

Q0
0
Q3

Q2

Q1

Q0
U8 U10
1 0 15
D0U8 Q0
3
Q0 Q0
7
A U10 QA
13

0 1 1
10 15
D1
D2 D0
Q1
Q2 Q0
2
6 3
Q1
Q2 Q0
D1 D2 D3 D4 Q1
Q2 Q0
1
2 7
B
C A
QB
QC QA
12
11 13
1 2 1 12
U8(CLK) 0 0 9
10
D3 D1 Q3 Q1
D2 RCO Q2
7
13 6
Q3 Q1
Q2
LED-YELLOW
D1
LED-YELLOW
D2
LED-YELLOW
D3
LED-YELLOW Q3 Q1
D4 Q2
6
4 2
D B
C
BI/RBO
QD
QE
QB
QC
10
9 11
9 7 6 10
0 14
CLKD3 Q3 Q3 LED-YELLOW
LED-YELLOW
LED-YELLOW
LED-YELLOW Q3 5
RBI D QF QD
15
1

1
U8(CLK) 4 13 3 4 14 9
E RCO LT BI/RBO QG QE
5 14 R1 R2 R3 R4 5 15
1

1
+5V D/U CLK RBI QF
11 4 470 470 470 470 3
74LS47 14
PL PL E LT QG
+5V
5
D/U TC
12 R1 R2 R3 R4
11 470 470 470 470 74LS47
PL PL
2

74LS190 12
TC
+5V
2

74LS190
+5V
1
Q7

Q6

Q5

Q4

U9
0 1 15 3 U11
Q7

Q6

Q5

Q4

D0U9 Q0 Q4
0 0 1
10 15
D1
D2 D0
Q1
Q2 Q0
2
6 3
Q5
Q6 Q4
Q4
Q5
7
1
A U11
B
QA
QB
13
12
1 2 7 13
0 0 9
10
D3 D1 Q3 Q1
D2 RCO Q2
7
13 6
Q7 Q5
Q6 D5 D6 D7 D8 Q6 Q4
Q7 Q5
2
6 1
C A
D B
QC
QD
QA
QB
11
10 12
9 7 2 11
0 14
4
CLKD3
E
Q3
RCO
13
Q7 LED-YELLOW
D5
LED-YELLOW
D6
LED-YELLOW
D7
LED-YELLOW
D8 Q6
Q7
4
5 6
C
BI/RBO
RBI D
QE
QF
QC
QD
9
15 10
5 14 LED-YELLOW
LED-YELLOW
LED-YELLOW
LED-YELLOW 3 4 14 9
D/U CLK LT BI/RBO QE
1

+5V QG
11 4 5 15
PL PL E RBI QF
5 12 R5 R6 R7 R8 3
74LS47 14
1

+5V D/U TC LT QG
11 470 470 470 470
PL PL
74LS190
TC
12 R5 R6 R7 R8 74LS47
470 470 470 470
2

74LS190
2

2
G

+5V
G

+5V
1

R10 U7
1

470 AND
R10 U1 U7
+5V
470 G
1
1RU1 1Q
4
PL AND
U2 U3
U4
2

2 12
1S1 +5V Q0
G
3 1
1S21R 1Q
4
PL U2
11 U3 Q1
Q0 U4
2

2 6 12
1S1 Q2
5 3 7 5 11
2R 1S2 2Q Q3 NOT Q1
6
2S
8 6
NOT U5 Q2
5
2R 2Q
7 4 5
Q4 Q3 NOT U6
10 6
3R 2S 3Q
9 8 3
NOT U5 Q5
11
3S1
2 4
Q4 U6 Q6
12 10 9 1 3
3S23R 3Q Q7 NOT Q5
11 7430 2
3S1 NOT Q6
14 12 13 1
4R 3S2 4Q Q7 NOT
15 7430
4S NOT
14 13
4R 4Q
15
74279
4S
74279

Figura Nº8