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Tema8 CircCombinacionales PDF
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CIRCUITOS
COMBINACIONALES
http://www.tech-faq.com/wp-content/uploads/images/integrated-circuit-layout.jpg
8.1. Introducción
8.2. Definición de circuito combinacional
8.3. Análisis de circuitos combinacionales
8.4. Síntesis y diseño de circuitos combinacionales
8.5. BLOQUES FUNCIONALES COMBINACIONALES
Codificadores
Decodificadores
Multiplexores y Demultiplexores
Dado el esquema circuital del sistema (nivel de puertas lógicas), el análisis del sistema
consiste en:
Obtener sus ecuaciones
Proceder a su simplificación
Transcripción (si es posible) de su funcionamiento en forma literal.
Importante: el análisis debe conducir a una solución única (por ejemplo, en una tabla de verdad).
La estructura del circuito viene dada por su diagrama lógico formado por puertas lógicas cuyo
comportamiento lo determina el símbolo que lo representa
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
xy
x xz
y
x y + x z + zt ( y + t )( x y + x z + zt )
x
zt
z
( y + t )( xy + xz + zt ) + yz
z y+t
y
t
t y yz
z
Una vez realizado este primer paso, la función puede aparecer como suma de productos o
como producto de sumas, pero ninguna de las dos formas tiene porqué ser canónica.
En general, la función puede aparecer de otra forma, dependiendo del número de niveles,
pero todas deben de conducirnos al mismo mapa de Karnaugh.
Con el mapa de Karnaugh, la función puede ser simplificada y obtenida su tabla de verdad.
A partir de esta tabla de verdad será ya inmediato dar la función de forma literal
(proposición).
ejemplo Nº 1
D. Pardo, et al. 1999
Si el circuito está construido con puertas NAND, NOR su análisis se hace de forma
análoga.
Podemos considerar las equivalencias entre puertas (tema anterior).
REGLAS cuando el circuito está realizado con puertas NAND y queremos
transformarlo en combinación de puertas AND y OR:
Considérense como puertas OR todas las puertas NAND en nivel impar.
Considérense como puertas AND todas las puertas NAND en nivel par.
Compleméntense todas las variables que entren en el circuito en un nivel impar.
Cuando una variable entre a un nivel par y a uno impar sólo será complementada en el
nivel impar.
Considérense como puertas AND todas las puertas NOR en nivel impar.
Considérense como puertas OR todas las puertas NOR en nivel par.
Compleméntense todas las variables que entren en el circuito en un nivel impar.
Cuando una variable entre a un nivel par y a uno impar sólo será complementada en el
nivel impar.
La síntesis del sistema consiste en que: Dada una especificación literal, obtener un
circuito que la satisfaga, generalmente bajo unos criterios de optimización.
La técnica de simplificación puede modificarse para obtener, por ejemplo, una economía de
puertas. En particular esto puede ocurrir en dos situaciones frecuentes:
Cuando se desea generar simultáneamente varias salidas (varias funciones)
Cuando se desea obtener el circuito en tres niveles que, en algunos casos, resulta
ventajoso sobre el de dos niveles.
No existen reglas concretas para obtener una expresión óptima.
Finalmente se realiza la implementación de la expresión aceptada como óptima mediante
puertas lógicas.
AND y OR
NAND…. Aquí es donde interviene el tipo de lógica a utilizar.
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
Implementación total
del circuito con
puertas AND, OR Y
NOT
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
Para obtener una red o circuito con tres niveles puede seguirse el principio
siguiente:
En el proceso de simplificación se permite que cuando cogemos los minterms (o
maxterms) tomemos alguna casilla que pueda:
tener algún valor “0" si se busca una suma de productos
O algún “1" en caso de ser un producto de sumas.
De modo que si algunos "0" se toman como “1" (y lo propio para los maxterm)
puede obtenerse una expresión más simple de la función mediante los mapas
de Karnaugh.
Si con tales agrupaciones construyéramos la función, estaría mal y lo podríamos
hacer en dos niveles.
El tercer nivel se utiliza para generar una señal de inhibición sobre el segundo nivel,
justo cuando ocurren en las entradas las combinaciones mal consideradas.
Las ventajas de esta síntesis suelen ser, reducir el número de entradas por
puerta y en algunos casos no necesitar complementación de las entradas.
Implementación multifunción
CODIFICADORES
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
CODIFICADORES
Su cometido es la generación de un
número binario sobre sus n salidas que
identifique cuál de las entradas está 1 0 0 0 0 0 0 0 0 0 0
activada. 0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
En la figura observamos un codificador 0 0 0 1 0 0 0 0 0 1 1
de octal a binario sin prioridad, cuya 0 0 0 0 1 0 0 0 1 0 0
tabla de verdad es: 0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
De la tabla de verdad, podemos extraer 0 0 0 0 0 0 0 1 1 1 1
las expresiones lógicas para las tres
salidas. Tabla de verdad de codificador de octal a binario
A2 = ( 4 +5 + 6 + 7 )
A1 = ( 2 +3 + 6 + 7 )
A0 = ( 1 +3 + 5 + 7 )
CODIFICADORES
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030801.htm
Codificador decimal-BCD
(sin prioridad)
A= ( 8 + 9 )
B = ( 4 +5 + 6 + 7 )
C = ( 2 +3 + 6 + 7 )
D = ( 1 +3 + 5 + 7 + 9 )
CODIFICADORES
Codificadores con prioridad
En los codificadores sin prioridad si se activan simultáneamente varias líneas de entrada se
genera un código erróneo en la salida, de acuerdo al número de entradas excitadas con el
respectivo valor.
La solución de este conveniente se logra empleando codificadores de prioridad de modo
que respondan respondan a una sola señal de entrada activa.
Funcionan codificando la entrada activa de mayor valor decimal sin tener en cuenta las demás).
Ejemplo: Codificador 74148 (de octal a binario) activo por bajos.
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CODIFICADORES
Diagrama lógico de un
codificador 74148
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
DECODIFICADORES
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030801.htm
DECODIFICADORES
Decodificador 2:4 (2 líneas de entrada y 4 líneas de salida).
Las entradas del decodificador son A0 y A1 y representan un
entero de 0 a 3 en código decimal.
Según el valor binario presente en las 2 entradas se activa una de
las 4 salidas al valor lógico 1.
Por ejemplo, con el valor A1 A0 =10 se activará la salida
D2.
La tabla de verdad es la que se muestra
Implementando cada
una de las 4 salidas,
obtenemos el circuito:
http://upload.wikimedia.org/wikipedia/commons/thumb/f/fc/
Decoder_Example.svg/500px-Decoder_Example.svg.png
líneas de salida). 0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
La tabla de verdad es la que se muestra
0 1 1 0 0 0 1 0 0 0 0
Las salidas son mutuamente exclusivas ya que
solamente una de las salidas es igual a 1 en 1 0 0 0 0 0 0 1 0 0 0
1 1 1 0 0 0 0 0 0 0 1
DECODIFICADORES
Decodificador BCD:decimal
(4 líneas de entrada y 10 líneas de salida).
La tabla de verdad es la que se muestra
DECODIFICADORES
Ejemplo:
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MULTIPLEXORES
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
MULTIPLEXORES
1 1 0 1 1 0 0 0
C
B
A
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
MULTIPLEXORES
Ejemplo nº 2: f =Σ m(3,4,5,6,7,12,13,14)
D. Pardo, et al. 1999
Entradas
x y z t f
0 0 0 0 0 0 a0
0 0 0 1 0 t
0 0 1 0 0 1 Multi-
0 0 1 1 1 1 plexor f
0 1 0 0 1 0 8→1
0 1 0 1 1 0
0 1 1 0 1 1
0 1 1 1 1 t a7
1 0 0 0 0
1 0 0 1 0 x y z
1 0 1 0 0
Variables de selección
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
María Jesús Martín Martínez : mjmm@usal.es 32
TEMA 8. CIRCUITOS COMBINACIONALES 8.3. BLOQUES FUNCIONALES
DEMULTIPLEXORES
n entradas de selección
2n salidas. La información J se puede hacer aparecer en
cualquiera de las salidas aplicando a las entradas de selección
la combinación binaria adecuada.
Es importante comentar que los demultiplexores pueden
trabajar como decodificadores.
Supongamos que tenemos un DEMUX 1:4 ( una J entrada a
cuatro salidas)
Si hago la entrada J=1 siempre activa, transformo el
funcionamiento a un DECODIFICADOR 2:4 La síntesis del demultiplexor
Actuando ahora las señales de selección (a, b,... ) como entrada de
código a decodificar
las salidas como salidas del código decodificado.
http://3.bp.blogspot.com/_js6wgtUcfdQ/R6vn4TT0kPI/AAAAAAAACP4/xDh
cOd7SI3o/s400/arbol_de_paridad_4_bits.png
COMPARADORES BINARIOS
http://digitale.galeon.com/comparadores.htm
http://digitale.galeon.com/comparadores.htm
http://digitale.galeon.com/comparadores.htm
Referencias
Pardo Collantes, Daniel; Bailón Vega, Luís A., “Elementos de
Electrónica”.Universidad de Valladolid. Secretariado de Publicaciones e
Intercambio Editorial.1999.
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030801.htm
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
http://upload.wikimedia.org/wikipedia/commons/thumb/f/fc/Decoder_Example.svg
/500px-Decoder_Example.svg.png
http://digitale.galeon.com/comparadores.htm
http://3.bp.blogspot.com/_js6wgtUcfdQ/R6vn4TT0kPI/AAAAAAAACP4/xDhcOd7SI3o/s400/a
rbol_de_paridad_4_bits.png