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JFET (Junction Field Effect Transistor)

(a) (b)
Fig. 1. Símbolo circuital del JFET: (a) canal-n y (b) canal-p

Existen dos categorías de transistores de juntura de efecto de campo (JFET): pn JFET y el

MESFET (Transistor de efecto de campo de metal-semiconductor). La corriente en el caso de un
JFET pasa a través de la región del semiconductor conocido como “canal”, ver Fig. 2.

Fig. 2. Sección lateral de un JFET con canal-n simétrico

Nota: En un JFET con canal-p las regiones p y n están invertidas de las mostradas en la figura
anterior.

En la Fig. 3(a), se aprecia un JFET canal-n con 0 voltios aplicados a la compuerta. Si la fuente
está fijada a un potencial de tierra, y si un pequeño voltaje positivo de drenaje es aplicado se
tiene que un corriente de drenaje i D  es producida entre los terminales de la fuente y el drenaje
(siendo la constante de proporcionalidad la conductancia del canal). Se tiene que el canal-n actúa
como una resistencia, la característica i D versus v DS para pequeño voltaje v DS es
aproximadamente lineal como se muestra en la figura. Si se aplica un voltaje más grande en la

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compuerta del JFET pn se produce un cambio en la conductancia del canal. Si en vez de aplicar
un voltaje positivo, se aplica un voltaje negativo en el mismo punto, se tiene que la juntura pn se
polariza inversamente. El ancho de la región espacio-carga se ensancha, la región del canal se
estrangula, la resistencia del canal-n incrementa y la pendiente de la curva i D versus v DS para
pequeños valores de v DS decrece (ver Fig. 3(b)). Esta contracción del canal no es uniforme, sino
que tiene lugar en las proximidades del drenaje, por ser dichos puntos los que están sometidos a
un mayor potencial y, por tanto, a una mayor polarización inversa

Si se sigue aumentando v DS , llegará un momento en el que el canal se ha contraído por completo

en las proximidades del drenaje y, por lo tanto, la conexión entre la fuente y el drenaje
desaparece, por lo tanto se dice que el canal se ha estrangulado. La tensión v DS a la que se
produce este fenómeno se denomina tensión de drenaje de saturación v DS sat  . En este caso, la
pendiente de la curva iD versus v DS se hace cero, ver Fig. 3(c).

Para el caso de v DS  v DS sat  la porción estrangulada del canal avanza un poco hacia la fuente y
la característica i D versus v DS se satura, es decir, la i D permanece aproximadamente constante e
igual al valor i D sat  .

Se puede decir que el control de la corriente en una parte del dispositivo se da por voltaje
mientras que en otra parte del dispositivo se tiene el comportamiento de transistor. En este
momento el JFET pn está en un estado “encendido” o de modo de deplexión, para que este
dispositivo se apague es necesario que un voltaje sea aplicado al terminal de compuerta.

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Fig. 3. Regiones compuerta a canal y de espacio-carga y característica de corriente-voltaje para cero voltaje de
compuerta y para: (a) bajo voltaje de drenaje, (b) alto voltaje de drenaje, y (c) voltaje de drenaje que consigue el
pinchoff en el terminal de drenaje.

Si es que el voltaje de drenaje se incrementa más aún se puede alcanzar la condición mostrada en
la Fig. 3(c). El canal es cortado (pinched off) en el terminal de drenaje. Cualquier incremento en
el voltaje de drenaje no incrementará la corriente de drenaje. La característica i D versus v DS para
esta condición se muestra en la misma figura. El voltaje de drenaje para corte (pinchoff) es
conocida como v DS sat  . Por lo que para v DS  v DS sat  el transistor es polarizado en la región
de saturación, y la corriente de drenaje para el caso ideal es independiente de vDS .

Contradicción?

¿Cómo es posible que el estrangulamiento del canal en las proximidades del drenaje no elimine
por completo cualquier flujo de corriente por el mismo? Supongamos que al alcanzar el
estrangulamiento i D  0 . Si i D  0 , por lo tanto no existiría corriente en ningún punto del canal,
por lo tanto, el potencial a lo largo del canal será el mismo que con v DS  0 v, es decir, cero en
todos los puntos del canal. Si fuera así, el canal debería estar totalmente abierto, lo cual
contradice la suposición inicial de estrangulamiento del canal. Por lo tanto, en un JFET, para
v DS  v DS sat  , debe circular una corriente para inducir y mantener la condición de

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estrangulamiento del canal. Concretamente, los electrones que circulan desde la fuente al drenaje
son acelerados por el campo eléctrico de la zona de deplexión al alcanzar el punto de
estrangulamiento

Característica de voltaje-corriente

Cuando el transistor es polarizado en la región de saturación se puede decir que la característica

de voltaje puede ser descrita como:
2
 V 
i D  I DSS 1  GS  (1.1)
 VP 

Donde:

I DSS : Corriente de saturación cuando vGS  0

VP : Voltaje de corte (pinchoff).

La característica de voltaje para un JFET de canal-n y canal-p se muestra en la Fig. 4. Nótese que
el voltaje de corte VP para un JFET de canal-n es negativo y el voltaje compuerta a fuente vGS es
vGS
negativo, se puede decir que por lo tanto la relación es positiva. Para el caso del JFET de
VP
canal-p el voltaje de corte VP es positivo y el voltaje compuerta a fuente vGS es positivo, se
vGS
puede decir que por lo tanto la relación es como en el caso anterior también positiva.
VP

Fig. 4. Característica de corriente-voltaje para: (a) JFET canal-n y (b) JFET canal-p

Para el dispositivo de canal-n, la región de saturación ocurre cuando v DS  v DS sat  , donde:

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v DS sat   vGS  V P (1.2)

Para el dispositivo de canal-p la región de saturación se produce cuando v SD  v SD sat  , donde:

v SD sat   VP  vGS (1.3)

La característica de voltaje de transferencia de iD versus vGS , cuando el transistor es polarizado

en la región de saturación se muestra en la Fig. 5.

(a) (b)
Fig. 5. Característica de corriente de drenaje versus voltaje compuerta a fuente para el transistor polarizado en la
región de saturación para (a) JFET canal-n y (b) JFET canal-p.

Saturación en FET

Es necesario entender que el término saturación en el FET no es el mismo tratado en el caso de

BJTs, ya que en el caso del BJT la saturación implica que la corriente en el colector no se
incrementará al existir un aumento en corriente de base y que el voltaje colector emisor ha
alcanzado el valor mínimo, mientras que en el caso de un FET, la región de saturación implica
que la corriente de drenaje es independiente del voltaje de drenaje para un voltaje constante
compuerta a fuente.

Ejercicio

Asúmase que la corriente de saturación es I DSS  2mA y que el voltaje de pinchoff es

VP  3.5V . Calcule la corriente de drenaje i D y el voltaje de saturación de drenaje a fuente
VP V
v DS sat  para: vGS  0 , vGS  y vGS  P .
4 2

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Regiones de operación del FET

Con el propósito de analizar las regiones de operación antes descritas el circuito de la Fig. 6 [3],
es implementado.

Fig. 6(a). Circuito para generación de curvas de i D versus v DS .

Teniendo en cuenta el esquema descrito en la Fig. 6(a), la siguiente imagen de curvas (teniendo
en cuenta diferentes valores de vGS ) puede ser obtenido:

Fig. 6 (b). Curvas de i D versus v DS .

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Modelo para pequeña señal en baja frecuencia

Modelo Híbrido π

Con el propósito de determinar el modelo equivalente de pequeña señal a continuación se puede

decir que la corriente de drenaje y cada voltaje del FET pueden ser escritos como la suma de una
componente DC y una pequeña señal ac, como se describe a continuación:

i D  I D  id (1.4)

vGS  VGS  v gs (1.5)

v DS  V DS  v ds (1.6)

Si la componente ac es lo suficientemente pequeña se puede escribir lo siguiente:

I D I
id  v gs  D v ds (1.7)
VGS V DS

Si se evalúa las derivadas parciales en los valores de polarización DC, se tiene que:

I D
gm   2 VGS  VTO   2 I D (1.8)
VGS

La transconductancia es una expresión del desempeño del FET, en general se puede decir que
mientras mayor es la transconductancia mayor será la ganancia (amplificación) que el dispositivo
es capaz de conseguir. Para un FET la transconductancia es la relación entre el cambio de
corriente de drenaje con respecto al cambio del voltaje de compuerta sobre un intervalo pequeño
escogido arbitrariamente sobre la curva de corriente de drenaje vs voltaje de compuerta.

1
1 VDS 
 I 
ro   D  
  0  VGS  VTO  
2 1
  (1.9)
 VDS  ID

Donde:

VTO : Voltaje de pinch off (discutido anteriormente).

: Coeficiente de transconductancia.

0 : Coeficiente de transconductancia para polarización cero.

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: Parámetro de modulación de longitud de canal (channel- length).

Teniendo en cuenta lo anterior se puede escribir la corriente de drenaje de la siguiente forma:

v ds
id  id'  (1.10)
r0

id'  i s'  g m v gs (1.11)

La corriente de compuerta se define como: i g  is'  id'  0 . El circuito de pequeña señal que
permite modelar las ecuaciones antes mencionadas se describe en la Fig. 7, y es denominado
modelo híbrido π.

Fig. 7. Modelo híbrido π para el JFET.

El resistor rd de la figura anterior es la resistencia parásita en serie al contacto de drenaje

(usualmente entre 50 a 100Ω).

Modelo equivalente de pequeña señal en alta frecuencia (Intrínseco)

Al momento trabajar en alta frecuencia los dispositivos como el FET presentan ciertas
capacitancias que afectan su normal comportamiento, ver Fig. 8.

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Fig. 8. Modelo intrínseco para el JFET en altas frecuencias.

En este momento las capacitancias no son el punto de análisis pero se debe mencionar que las
mismas deteriorar el desempeño del FET por lo que son conocidas como parásitas y se
relacionan con el efecto Miller (descrito más adelante).

Existen algunos parámetros que son de mucha importancia para aplicaciones de pequeña señal en
altas frecuencias:

I DS
Transconductancia: Definida anteriormente, se describe como g m 
vGS

Frecuencia máxima de ganancia de corriente unitaria  ft : Es la frecuencia a la cual la

ganancia de cortocircuito es igual a uno. Asumiendo que C f  0 en el modelo intrínseco
descrito anteriormente se tiene que:

Fig. 9. Análisis del Modelo intrínseco del JFET para definir f t .

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Considerando que la ganancia de corriente es igual a:

i DS g v
Gi   m i (1.12)
iGS jC i vi

Considerando solo la parte real de la ecuación 1.11 se tiene que:

gm
Gi  (1.13)
C i

Teniendo en cuenta que la ganancia de corriente para el análisis se igual a uno, se tiene entonces
que:

gm
Gi  1 (1.14)
Ci

Por lo tanto se obtiene que:

gm
ft  (1.15)
2C i

Frecuencia Máxima de oscilación  f max  : Es frecuencia a la cual la ganancia de potencia es

igual a uno. Teniendo en cuenta a f t , se puede escribir lo siguiente:

Fig. 9. Análisis del Modelo intrínseco del JFET para definir f max .

i DS v DS g m2 vi2 Ro
Gp   (1.16)
iGS vGS jC i vi  jC i Ri  1vi

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Haciendo que C i Ro  1 , se tiene que:

g m2 Ro
Gp  2 2 (1.17)
 Ci Ri

Igualando entonces la ganancia de potencia a uno, se puede escribir que:

g m2 Ro
Gp  1 (1.18)
 max
2
C i2 Ri

Por lo que:

gm Ro Ro
f max   ft (1.19)
2Ci Ri Ri

Es necesario decir en este punto que f max puede ser menor o mayor que f t , dependiendo del
diseño del transistor.

Bibliografía:

[1] Donald E. Neamen. Microelectronics: Circuit analysis and design. 4th edition. Mc Graw Hill.

[2] El transistor JFET. http://de.scribd.com/doc/8241546/JFET.

[3] Design Guide. ADS® Agilent. 2011.

[4] Marshall Leach, Jr. The FET. Georgia Institute of Technology, 2008

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