S3estarter - Ug (3) - 1-62.en - Es

Guía del usuario de
Spartan-3E de arranque
Junta Kit
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Revisión histórica
La siguiente tabla muestra el historial de revisión de este documento.
Fecha Versión Revisión

03/09/06 1.0a Versión inicial.
Usuario Spartan-3E de arranque Junta Kit Guía www.xilinx.com UG230 (v1.0) 9 marzo, de 2006
Mesa Contenido
Prefacio: Acerca de esta guía

Agradecimientos ............................................................................................................... 9
Guía de Contenido............................................................................................................ 9
Recursos adicionales ...................................................................................................... 10
Capítulo 1: Introducción y visión general

Elegir la Junta Starter Kit para sus necesidades ........................................................ 11
Spartan-3E FPGA características y Embedded Procesamiento Functions11 ....................
Aprendizaje Xilinx FPGA, CPLD, y de desarrollo de software ISE Basics11 ....................
Avanzada Spartan-3 Generación Boards11 desarrollo ........................................................
Componentes y Características clave .......................................................................... 12
Compromisos de diseño ................................................................................................ 13
Métodos de configuración Montones! 13 ...............................................................................
voltajes para todo Applications13 ...........................................................................................
Recursos Relacionados................................................................................................... 13
Capítulo 2: Interruptores, botones, y el mando

conmutadores deslizantes ............................................................................................. 15
Ubicaciones y Labels15 .............................................................................................................
Operation15................................................................................................................................
UCF Localización Constraints15 .............................................................................................
Interruptores PULSADOR .................................................................................. dieciséis
Operation16................................................................................................................................
Interruptor rotatorio Push-Button ............................................................................... 17
Operation17................................................................................................................................
Interruptor de botón pulsador .................................................................................................. 17
Codificador rotatorio del eje...................................................................................................... 18
LEDs discretos ................................................................................................................. 19
Operation20................................................................................................................................
Capítulo 3: Fuentes de reloj

Visión general.................................................................................................................. 21
Conexiones de reloj ........................................................................................................ 22
Control de tensión .......................................................................................................... 22
50 MHz a Bordo oscilador ............................................................................................. 22
Spartan-3E Starter Kit Board User Guide www.xilinx.com 3

UG230 (v1.0) March 9, 2006
Auxiliar de reloj oscilador del zócalo.......................................................................... 22
Entrada SMA Reloj o Conector de salida ................................................................... 22
Restricciones UCF ........................................................................................................... 22
Location22 ..................................................................................................................................
Periodo de reloj Constraints23 ................................................................................................
Capítulo 4: Opciones de configuración de la FPGA

Modo de configuración de los puentes....................................................................... 26
PROG Push Button ......................................................................................................... 27
DONE LED Pin................................................................................................................ 27
La programación de la FPGA, CPLD, o plataforma Flash PROM a través de USB28
Conexión de la USB Cable28 ...................................................................................................
programación a través iMPACT29 .........................................................................................
Programación de la plataforma Flash PROM a través de USB31 .......................................
Generación del archivo de configuración de FPGA Bitstream ............................................. 31
Generar el archivo PROM.......................................................................................................... 33
Programación de la PROM Flash Platform ............................................................................. 37
Capítulo 5: Pantalla LCD del carácter

Visión general.................................................................................................................. 41
Señales de la interfaz LCD del carácter ...................................................................... 42
Compatibilidad de voltaje ............................................................................................ 42
Interacción con Intel StrataFlash.................................................................................. 42
Restricciones UCF Ubicación........................................................................................ 43
controlador LCD .............................................................................................................. 43
Memoria Map43 ........................................................................................................................
RAM DD ...................................................................................................................................... 43
CG ROM ...................................................................................................................................... 44
CG RAM ...................................................................................................................................... 45
Mando Set46...............................................................................................................................
Discapacitado .............................................................................................................................. 47
Borrar pantalla ............................................................................................................................ 47
Volver Inicio del cursor.............................................................................................................. 47
Modo de entrada Set .................................................................................................................. 47
Mostrar On / Off ........................................................................................................................ 48
Cursor y Cambio de la visualización ....................................................................................... 48
Conjunto de funciones ............................................................................................................... 49
Conjunto CG RAM Dirección ................................................................................................... 49
Conjunto DD RAM Dirección ................................................................................................... 49
Leer la bandera de ocupado y Dirección ................................................................................. 49
Escribir datos de CG RAM o RAM DD .................................................................................... 49
Leer datos de CG RAM o RAM DD ......................................................................................... 50
Operación ......................................................................................................................... 50
Cuatro bits de datos Interface50 ..............................................................................................
La transferencia de 8 bits de datos por la 4-Bit Interface51 .................................................
La inicialización la Display51 ..................................................................................................
Inicialización ............................................................................................................................... 51
Configuración de la pantalla ..................................................................................................... 51
4 www.xilinx.com Spartan-3E Starter Kit Board User Guide

UG230 (v1.0) March 9, 2006
Escribir datos en la Display52 .................................................................................................
Desactivación de la no utilizada LCD52 ................................................................................
Capítulo 6: Puerto VGA Display

La señal de temporización para un 60 Hz, Display 640x480 VGA ......................... 54
El tiempo de señal VGA ................................................................................................ 56
Capítulo 7: RS-232 puertos serie

Visión general.................................................................................................................. 59
Capítulo 8: Mouse PS / 2 / puerto de teclado

Teclado .............................................................................................................................. 62
Ratón ................................................................................................................................. 64
Suministro de voltaje ................................................................................. sesenta y cinco
UCF Localización restricciones................................................................. sesenta y cinco
Recursos Relacionados............................................................................... sesenta y cinco
Capítulo 9: digital a analógico (DAC)

SPI Comunicación........................................................................................................... 67
Interfaz Signals68 ......................................................................................................................
Desactivar Otros dispositivos en el bus SPI Evitar Contention68 ......................................
SPI Comunicación Details69 ....................................................................................................
Comunicación Protocol69 ........................................................................................................
Especificación de la salida del DAC voltaje .............................................................. 70
DAC salidas A y B70 .................................................................................................................
DAC Salidas C y D70 ................................................................................................................
UCF Localización restricciones..................................................................................... 71
Capítulo 10: Circuito analógico de captura

Las salidas digitales de Analog entradas.................................................................... 74
Programable pre-amplificador ..................................................................................... 75
Interface75 ..................................................................................................................................
Programable Gain75 .................................................................................................................
SPI Control de Interface76 .......................................................................................................
Análogo a digital (ADC) ................................................................................................ 77
Interface77 ..................................................................................................................................
SPI Control de Interface77 .......................................................................................................
Desactivar Otros dispositivos en el bus SPI evitar la contención ......................... 79

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Conexión analógica entradas ........................................................................................ 79
Capítulo 11: Intel StrataFlash Paralelo NOR flash PROM

Conexiones StrataFlash .................................................................................................. 82
Compartido conexiones ................................................................................................. 85
Personaje LCD85 .......................................................................................................................
Xilinx XC2C64A CPLD85 .........................................................................................................
SPI de datos Line85 ...................................................................................................................
Address86 ...................................................................................................................................
Data86 .........................................................................................................................................
Control87 ....................................................................................................................................
Ajuste del modo FPGA Seleccionar Patas .................................................................. 87
Capítulo 12: SPI Serial Flash

Configuración del SPI Destello.................................................................................... 90
Ajuste del modo FPGA Seleccionar Pins90 ...........................................................................
La creación de una serie SPI flash PROM File91 ...................................................................
Configuración del reloj Configuración Velocidad.................................................................. 91
El formateo de la PROM flash SPI Archivo ............................................................................. 92
Descargando el diseño para SPI Flash96 ................................................................................
La descarga del flash SPI utilizando XSPI96 .........................................................................
Descargar e instalar la programación XspI Utilidad .............................................................. 96
Adjuntar un paralelo JTAG programación por cable............................................................. 96
Inserte los puentes en JP8 y PROG_B Hold Bajo .................................................................... 97
Programación del flash SPI con el XspI Software ................................................................... 98
Diseño adicional detalles .............................................................................................. 99
Compartido SPI bus con Peripherals99 ..................................................................................
Otro flash SPI Control de Signals100 ......................................................................................
Seleccione la variante Pins, VS [2: 0] 100 ................................................................................
Saltador Bloquear J11100 ..........................................................................................................
Programación cabecera J12100 ................................................................................................
Multi-Paquete Layout100 .........................................................................................................
Recursos Relacionados................................................................................................. 102
Capítulo 13: DDR SDRAM

DDR Conexiones SDRAM .......................................................................................... 104
UCF Localización restricciones................................................................................... 106
Address106 .................................................................................................................................
Data106 .......................................................................................................................................
Control107 ..................................................................................................................................
reserva FPGA VREF Pins107 ...................................................................................................
Recursos Relacionados................................................................................................. 107
Capítulo 14: interfaz de capa física de Ethernet 10/100

UG230 (v1.0) March 9, 2006
Ethernet PHY conexiones ............................................................................................ 110
MicroBlaze Ethernet Núcleos de IP ........................................................................... 111
Relacionado recursos.................................................................................................... 112
Capítulo 15: conectores de expansión

Hirose 100 pines FX2 borne de conexión (J 3) .......................................................... 113
Suministros de tensión a la Connector114 .......................................................................
Conexión de la ficha y FPGA Connections114 ................................................................
Compatible Board116 .........................................................................................................
El apareamiento receptáculo Connectors116 ..................................................................
Diferencial I / O116 ............................................................................................................
El uso diferencial entradas ...................................................................................................... 118
El uso diferencial salidas ......................................................................................................... 119
UCF Localización Constraints119 .....................................................................................
Seis pines de accesorios encabezados ....................................................................... 121
Encabezamiento J1121 ........................................................................................................
Connectorless depuración de puerto Landing Pad (J6) ......................................... 123
Capítulo 16: XC2C64A CoolRunner-II CPLD

Las conexiones con FPGA CPLD127 ................................................................................
CPLD127 ...............................................................................................................................
Capítulo 17: DS2432 1-Wire SHA-1 EEPROM

Apéndice A: Esquemas
FX2 Expansión Header, Headers 6 pines, y Connectorless sonda Encabezamiento 132
Puertos RS-232, puerto VGA y PS / 2 Puerto ........................................................... 134
Ethernet PHY, Magnetics, y RJ-11 conector ............................................................. 136
voltaje reguladores ....................................................................................................... 138
FPGA Configuraciones Configuración, plataforma Flash PROM, SPI flash de
serie, conexiones JTAG ............................................................................................ 140
FPGA I / O Bancos 0 y 1, osciladores ......................................................................... 142
FPGA I / O bancos 2 y 3 ............................................................................................... 144
Fuente de alimentación desacoplamiento ................................................................ 146
XC2C64A CoolRunner-II CPLD ................................................................................. 148
Linear Technology ADC y DAC ................................................................................ 150

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Intel Parallel StrataFlash Flash NOR de memoria DDR y Micron SDRAM ..... 152
Botones, interruptores, codificador rotativo, y Carácter LCD .............................. 154
Terminación DDR SDRAM y terminación de la serie FX 2 Conector diferencial 156
Apéndice B: Ejemplo Restricciones de usuario de archivos (UCF)

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Prefacio
acerca de esta guía

Esta guía del usuario proporciona información básica sobre la capacidad de la junta
Spartan-3E kit de inicio, funciones y diseño. Incluye información general sobre cómo
utilizar las diversas funciones periféricos incluidos en el tablero. Para diseños de
referencia detallados, incluyendo VHDL o Verilog código fuente, por favor visite el
siguiente enlace web.
 Spartan ™ Starter Kit 3E Junta Página de
referencia http://www.xilinx.com/s3estarter
Agradecimientos
Xilinx desea agradecer a las siguientes empresas por su apoyo de la junta Spartan-3E
Starter Kit:
 Intel Corporation para la memoria de 128 Mbit StrataFlash
 Linear Technology para el compatible-SPI A / D y D / A convertidores,
el pre-amplificador programable, y los reguladores de potencia para los
componentes no FPGA
 Micron Technology, Inc. para el 32M x 16 DDR SDRAM
 SMSC para el PHY de Ethernet 10/100
 STMicroelectronics para el 16M x 1 serie SPI flash PROM
 Texas Instruments Incorporated para el regulador TPS75003 de tres rail suministrar
la mayor parte de las tensiones de alimentación FPGA
 Xilinx, Inc. División de configuración de soluciones para la plataforma XCF04S
flash PROM y su apoyo para el programador USB incorporado
 Xilinx, Inc. División CPLD para el XC2C64A CoolRunner ™ -II CPLD
Guía de Contenido
Este manual contiene los siguientes capítulos:
 Capítulo 1, “Introducción y Visión General” proporciona una visión general de las
características clave de la junta Spartan-3E Starter Kit.
 Capítulo 2, “interruptores, botones, y el mando,” define los interruptores, botones,
y perillas presente en el tablero Spartan-3E Starter Kit.
 Capítulo 3, “Fuentes de reloj” describe las diversas fuentes de reloj disponibles
en el tablero Spartan-3E Starter Kit.
 Capítulo 4, “Opciones de configuración de la FPGA,” describe las opciones de
configuración de la FPGA en el tablero Spartan-3E Starter Kit.
Spartan-3E Start Kit Board User Guide www.xilinx.com 9

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Preface: About This Guide
 Capítulo 5, “pantalla LCD del carácter” describe la funcionalidad de la pantalla

LCD del carácter.
 Capítulo 6, “VGA puerto de pantalla,” describe la funcionalidad del puerto VGA.
 Capítulo 7, “RS-232 puertos serie,” describe la funcionalidad de los RS-232 puertos serie.
 Capítulo 8, “ratón PS / 2 / puerto de teclado” describe la funcionalidad de la / 2
Puerto de ratón y teclado PS.
 Capítulo 9, “digital a analógico (DAC),” describe la funcionalidad de la DAC.
 Capítulo 10, “Circuito de captura analógica,” describe la funcionalidad del
convertidor A / D con una ganancia de pre-amplificador programable.
 Capítulo 11, “Intel StrataFlash Paralelo NOR flash PROM” describe la funcionalidad
de la StrataFlash PROM.
 Capítulo 12, “SPI Serial Flash” describe la funcionalidad de la memoria flash en
serie SPI.
 Capítulo 13, “DDR SDRAM” describe la funcionalidad de la DDR SDRAM.
 Capítulo 14, “10/100 Ethernet de Capa de la interfaz física,” describe la
funcionalidad de la / interfaz de capa física 10 100Base-T Ethernet.
 Capítulo 15, “conectores de expansión” describe los diversos conectores
disponibles en el tablero Spartan-3E Starter Kit.
 Capítulo 16, “XC2C64A CoolRunner-II CPLD” describe cómo el CPLD está
involucrado en configuración de la FPGA utilizando serie de maestro y el modo de
BPI.
 Capítulo 17, “DS2432 1-Wire SHA-1 EEPROM” proporciona una breve
introducción a la EEPROM seguro SHA-1 para la autenticación o copiar la
protección de flujos de bits de configuración de la FPGA.
 Apéndice A, “Esquemas” enumera los esquemas para el tablero Spartan-3E Starter Kit.
 Apéndice B, “Ejemplo Restricciones de usuario de archivos (UCF),” proporciona
código de ejemplo de un UCF.
Recursos adicionales
Para encontrar información adicional, consulte el sitio web de Xilinx en:
http://www.xilinx.com/literature.
Para buscar en la base de datos de respuesta de silicio, software y preguntas y respuestas
IP, o para crear una WebCase asistencia técnica, consulte el sitio web de Xilinx en:
http://www.xilinx.com/support.
10 www.xilinx.com Spartan-3E Start Kit Board User Guide

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Capítulo 1
Intruducción y resumen general

Gracias por adquirir el Kit ™ 3E arranque Xilinx Spartan usted. Usted encontrará que es
útil en el desarrollo de su aplicación Spartan-3E FPGA.
Elegir la Junta Starter Kit para sus necesidades

Dependiendo de los requisitos específicos, seleccione la tarjeta de desarrollo Xilinx que
mejor se adapte a sus necesidades.
Spartan-3E FPGA características y las funciones de procesamiento Embedded

La junta Spartan-3E Starter Kit pone de relieve las características únicas de la familia
FPGA Spartan-3E y proporciona una placa de desarrollo conveniente para aplicaciones
de procesamiento embebidos. La junta se destacan las siguientes características:
 características Spartan-3E
 Configuración en paralelo Flash NOR
 configuración de arranque múltiple FPGA del Paralelo NOR flash PROM
 configuración de flash en serie SPI
 desarrollo integrado
 procesador RISC de 32 bits incrustado MicroBlaze ™
 controlador de 8 bits incrustado PicoBlaze ™
 interfaces de memoria DDR
Aprendizaje Xilinx FPGA, CPLD, ISE y Desarrollo Básico de software

La junta Spartan-3E Starter Kit es más avanzada y compleja en comparación con otras
tarjetas de desarrollo Spartan. Para aprender los fundamentos de Xilinx FPGA o CPLD
diseño y cómo utilizar el software de desarrollo de Xilinx ISE, considere el uso del
volumen alto Starter Kit Bundle, que incluye tanto una placa de desarrollo Spartan-3
FPGA y un desarrollo Xilinx CoolRunner ™ -II / XC9500XL CPLD embarcar a un precio
muy asequible.
 Alto Volumen Starter Kit Bundle (HW-SPAR3-CPLD-DK)
http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?
clave = HW-SPAR3-CPLD-DK
Spartan-3 placas de desarrollo Generación avanzada

La junta Spartan-3E Starter Kit demuestra las capacidades básicas del procesador de
MicroBlaze incorporado y el kit de desarrollo de Xilinx incorporado (EDK). Para más

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Chapter 1: Introduction and Overview
desarrollo avanzado en un tablero con periféricos adicionales y la lógica FPGA,

considere la Junta de Desarrollo SP-305:
 Spartan-3 Junta de Desarrollo SP305 (HW-SP305-xx)
http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=
HW-SP305-EEUU
Ten en cuenta también las juntas capaces ofrecidos por los socios de Xilinx:
 Spartan-3 y Spartan-3E Junta de búsqueda interactivo
http://www.xilinx.com/products/devboards/index.ht
m
Componentes y Características clave

Las características principales de la junta Spartan-3E Starter Kit son:
 Xilinx XC3S500E Spartan-3E FPGA
 Hasta 232 de usuario-I / O pins
 320-pin paquete FBGA
 Más de 10.000 celdas lógicas
 PROM de configuración Xilinx 4 Mbit plataforma Flash
 Xilinx 64-macrocelda XC2C64A CoolRunner CPLD
 64 MByte (512 Mbit) de DDR SDRAM, interfaz de datos x16, 100+ MHz
 16 Mbytes (128 Mbit) de forma paralela Flash NOR (Intel StrataFlash)
 almacenamiento de configuración FPGA
 MicroBlaze de almacenamiento de códigos / sombreado
 16 Mbits de serie SPI flash (STMicro)
 almacenamiento de configuración FPGA
 MicroBlaze código de sombreado
 2 líneas, pantalla LCD de 16 caracteres
 Ratón PS / 2 o puerto de teclado
 puerto de pantalla VGA
 10/100 Ethernet PHY (requiere Ethernet MAC en FPGA)
 Dos 9 pines RS-232 (DTE- y de estilo DCE)
 A bordo FPGA / CPLD descarga / interfaz de depuración basada en USB
 oscilador de reloj 50 MHz
 EEPROM de serie de 1-wire SHA-1 para la protección de copia de flujo de bits
 conector de expansión FX2 Hirose
 Tres Digilent conectores de expansión de 6 pines
 Cuatro salidas, basada en SPI-digital a analógico (DAC)
 De dos entradas, a base de SPI de analógico a digital (ADC) con ganancia
programable preamplificador
 ChipScope ™ SoftTouch puerto de depuración
 Rotary-codificador con eje pulsador
 Ocho LEDs discretos
 Cuatro interruptores deslizantes

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Compromisos de
diseño
 Cuatro interruptores de pulsador

 entrada de reloj SMA
 socket DIP de 8 patillas para oscilador de reloj auxiliar
Compromisos de diseño
Se requiere un par de compromisos de diseño a nivel de sistema con el fin de
proporcionar al tablero Spartan-3E Starter Kit con la mayor funcionalidad.
Métodos de configuración a montones!

Una aplicación típica FPGA utiliza una única memoria no volátil para las imágenes de
configuración tienda. Para demostrar nuevas capacidades Spartan-3E, la junta kit de
inicio tiene tres fuentes de memoria de configuración diferentes que todos necesitan para
funcionar bien juntos. Las funciones de configuración adicionales hacen que la junta kit
de inicio más complejas que las aplicaciones typicalSpartan-3E.
La junta kit de iniciación también incluye una interfaz de programación JTAG basada en
USB a bordo. El sistema de circuitos en un chip simplifica la experiencia de
programación del dispositivo. En aplicaciones típicas, las JTAG programación de
hardware reside fuera de borda o en un módulo de programación separado, como el
cable USB Plataforma Xilinx.
Voltajes para todas las aplicaciones

La junta Spartan-3E Starter Kit muestra un regulador de triple de salida desarrollada por
Texas Instruments, el TPS75003 específicamente al poder Spartan-3 y Spartan-3E FPGAs.
Este regulador es suficiente para la mayoría de las aplicaciones de FPGAs
independientes. Sin embargo, la junta kit de inicio incluye DDR SDRAM, lo que requiere
su propio suministro de corriente elevada. Del mismo modo, la solución JTAG descarga
basada en USB requiere un suministro de 1,8 V por separado.
Recursos Relacionados
 Procesador Xilinx MicroBlaze suave
http://www.xilinx.com/microblaze
 Procesador Xilinx PicoBlaze suave
http://www.xilinx.com/picoblaze
 Xilinx Embedded Development Kit
http://www.xilinx.com/ise/embedded_design_prod/platform_studio.ht
m
 tutoriales de software Xilinx
http://www.xilinx.com/support/techsup/tutorials/
 Texas instrumentos TPS75003
http://focus.ti.com/docs/prod/folders/print/tps75003.htm
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UG230 (v1.0) March 9, 2006
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Capitulo 2
Interruptores, botones, y el mando

conmutadores deslizantes
Ubicaciones y etiquetas
La junta Spartan-3E Starter Kit tiene cuatro interruptores deslizantes, como se muestra en
Figura 2-1. Los interruptores deslizantes se encuentran en la esquina inferior derecha de
la placa y se etiquetan SW3 a través SW0. Interruptor SW3 es el extremo izquierdo del
interruptor, y SW0 es la más a la derecha del interruptor.
ALTO
BAJO
SW3 SW2 SW1 SW0

(N17) (H18) (L14) (L13) UG230_c2_01_021206
Figura 2-1: Interruptores cuatro Slide
Operació
n
Cuando está en la posición superior o en ON, un conmutador conecta la clavija de FPGA
a 3,3 V, una lógica alta. Cuando ABAJO o en la posición OFF, el conmutador conecta la
clavija de FPGA a tierra, una lógica baja. Los interruptores presentan típicamente
alrededor de 2 ms de rebote mecánico y no hay circuitos de supresión de rebotes activo,
aunque tal circuitería fácilmente se podría añadir al diseño FPGA programado en el
tablero.
Restricciones UCF Ubicación

Figura 2-2 proporciona las limitaciones UCF para los cuatro interruptores deslizantes,
incluyendo la I / O asignación de pines y el estándar de E / S utilizado. No se requiere la
resistencia de actuación, pero define el valor de entrada cuando el interruptor está en
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medio de una transición.

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Chapter 2: Switches, Buttons, and Knob
RED "SW <0>" LOC = "L13" | IoStandard = LVTTL |

LEVANTAR ; RED "SW <1>" LOC = "L14" | IoStandard =
LVTTL | LEVANTAR ; RED "SW <2>" LOC = "H18" |
IoStandard = LVTTL | LEVANTAR ; RED "SW <3>" LOC =
"N17" | IoStandard = LVTTL | LEVANTAR ;
Figura 2-2: Restricciones UCF para Conmutadores deslizantes
Interruptores PULSADOR
La junta Spartan-3E Starter Kit tiene cuatro interruptores de botón de contacto
momentáneo, que se muestran en Figura 2-3. Los pulsadores están situados en la esquina
inferior izquierda de la tabla y se etiquetan BTN_NORTH, BTN_EAST, BTN_SOUTH y
BTN_WEST. Los pines FPGA que se conectan a los pulsadores aparecen entre paréntesis
enFigura 2-3 y la UCF asociado aparece en Figura 2-5.
Giratorio y deslizante interruptor de botón

ROT_A: (K18) Requiere una interna de pull-
BTN_NORTH ROT_B: (G18) up requiere un pull-up
(V4) ROT_CENTER: (V16) requiere un desplegable
interno
BTN_WEST BTN_EAST
(D18) (H13)
BTN_SOUTH
(K17) UG230_c2_02_021206
notas:
1. Todos BTN_ * entradas de pulsador requieren una resistencia interna desplegable.
2. BTN_SOUTH también se utiliza como un restablecimiento parcial en algunas aplicaciones FPGA.
Figura 2-3: Cuatro Pulsador Interruptores Surround Rotary Push-Button
Operación
Al pulsar un botón pulsador conecta el pin FPGA asociada a 3,3 V, como se muestra en
Figura 2-4. Utilice una resistencia interna desplegable dentro de la clavija de FPGA para
generar una lógica baja cuando el botón no está presionado.Figura 2-5 muestra cómo
especificar una resistencia pull-down dentro de la UCF. No hay ningún circuito de
supresión de rebotes activa el pulsador.

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Rotary Push-Button Switch
Presionar el FPGA de E /
3.3V S Pin
botón
BTN_ * Señal
UG230_c2_03_021206
Figura 2-4: Interruptores PULSADOR requieren un pull-down interna en FPGA de

entrada Pin
En algunas aplicaciones, el interruptor pulsador BTN_SOUTH es también un

restablecimiento de software que restablece selectivamente funciones dentro de la FPGA.

Figura 2-5 proporciona las limitaciones UCF para los cuatro interruptores de pulsador,
incluyendo la I / O asignación de pines y el estándar de E / S utilizado, y define un
desplegable resistencia en cada entrada.
RED "BTN_EAST" LOC = "H13" | IoStandard = LVTTL | DERRIBAR ;

RED "BTN_NORTH" LOC = "V4" | IoStandard = LVTTL | DERRIBAR ;
RED "BTN_SOUTH" LOC = "K17" | IoStandard = LVTTL | DERRIBAR
; RED "BTN_WEST" LOC = "D18" | IoStandard = LVTTL | DERRIBAR
;
Figura 2-5: Restricciones UCF para Interruptores PULSADOR
Interruptor rotatorio Push-Button
El interruptor de botón giratorio está situado en el centro de los cuatro interruptores de
pulsador individuales, como se muestra en Figura 2-3. El interruptor produce tres salidas.
Las dos salidas del codificador de eje son ROT_A y ROT_B. El interruptor pulsador centro
es ROT_CENTER.
Operación
El interruptor pulsador giratorio integra dos funciones diferentes. Gira y salidas valores
de árbol de conmutación siempre que las vueltas del eje. El eje también puede ser
presionado, actuando como un interruptor de pulsador.
Interruptor de botón pulsador

Al pulsar el mando en el interruptor de botón pulsador giratorio / conecta el pasador de
FPGA asociado a 3.3V, como se muestra en Figura 2-6. Utilice una resistencia interna
desplegable dentro de la clavija de FPGA para generar una lógica baja.Figura 2-9
muestra cómo especificar una resistencia pull-down dentro de la UCF. No hay ningún
circuito de supresión de rebotes activa el pulsador.

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Botón giratorio / pulsador
FPGA de E /
3.3V S Pin
ROT_CENTER señal
UG230_c2_05_021206
Figura 2-6: Interruptores PULSADOR Requerir pull-up resistor en FPGA de

entrada Pin
Codificador rotatorio del eje

En principio, el codificador eje giratorio se comporta como una leva, conectado al eje
central. Girar el eje entonces opera dos interruptores de pulsador, como se muestra
enFigura 2-7.
Dependiendo de la forma en que el eje se gira, uno de los interruptores se abre antes que
el otro. Asimismo, como la rotación continúa, un interruptor se cierra antes que el otro.
Sin embargo, cuando el árbol está estacionario, también llamada la posición de retención,
ambos interruptores están cerrados.
Una resistencia pull-up en cada

pin de entrada genera un '1' para FPGA
un interruptor abierto. Vea el
VCC
archivo UCF para obtener más O
información sobre la
especificación de la resistencia
pull-up.
A = '0'
VCCO
Codificador
rotatorio
del eje
B = '1' UG230_c2_06_030606
GND
Figura 2-7: Ejemplo básico de eje rotativo circuitos codificador
El cierre de un interruptor que conecta a tierra, generando una baja lógica. Cuando el
interruptor está abierto, una resistencia de pull-up en el pin FPGA tira de la señal a un
nivel lógico alto. Las limitaciones en la UCFFigura 2-9 describir cómo definir la
resistencia pull-up.
El sistema de circuitos FPGA para decodificar el 'A' y 'B' entradas es simple, pero debe

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Rotary Push-Button Switch
tener en cuenta el ruido mecánico de conexión en las entradas, también llamado charla.
Como se muestra enFigura 2-8, La charla puede indicar falsamente eventos de rotación
adicionales o incluso indicar rotaciones en el frente

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¡dirección! Ver el diseño de referencia de codificador rotativo interfaz de"Recursos

Relacionados" para un ejemplo.
Flanco ascendente en la 'A' cuando 'B' es baja indica DERECHO

rotación (en sentido horario) Chasquido del interruptor de
giratoria apertura inyecta falsas “clicks” 'A'
DERECHO a la derecha
UN
Fijador
Fijador
si
Chasquido del interruptor de

cierre del inyecta 'B' falsas
“clics” a la izquierda ( 'B' flanco
UG230_c2_07_030606
ascendente cuando 'A' es baja)
Figura 2-8: Las salidas del codificador rotatorio del eje mecánico puede incluir Chatter

incluyendo la I / O asignación de pines y el estándar de E / S utilizado, y define un
desplegable resistencia en cada entrada.
RED "LISTA" LOC = "K18" | IoStandard = LVTTL | LEVANTAR ; RED

"ROT_B" LOC = "G18" | IoStandard = LVTTL | LEVANTAR ; RED
"ROT_CENTER" LOC = "V16" | IoStandard = LVTTL | DERRIBAR ;
Figura 2-9: Restricciones de UCF del selector giratorio para Push-Button
LEDs
discretos
La junta Spartan-3E Starter Kit tiene ocho individuo de montaje en superficie LED
situados por encima de los interruptores deslizantes como se muestra en Figura 2-10. Los
LED están etiquetados LED7 través LED0.
LED7 es la más a la izquierda del LED, LED0 más a la derecha LED.
LED5: (D11)
LED4: (C11)
LED2: (E11)
LED1: (E12)
LED3: (F11)
LED0: (F12)
LED6: (E9)
LED7: (F9)
UG230_c2_04_021206
Figura 2-10: Ocho LEDs discretos

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Discrete LEDs
Operación
Cada LED tiene un lado conectado a tierra y el otro lado conectado a un pin en el
dispositivo Spartan-3E a través de una resistencia de limitación de 390Ω actual. Para la
luz de un LED individual, conducir la señal de control FPGA asociado alta.

incluyendo la I / O asignación de pines, el estándar de E / S utilizado, la tasa de la salida
serie, y la corriente de accionamiento de salida.
RED "LED <7>" LOC = "F9" | IoStandard = LVTTL | MONTÓN = LENTO |

CONDUCIR = 8; RED "LED <6>" LOC = "E9" | IoStandard = LVTTL | MONTÓN =
LENTO | CONDUCIR = 8; RED "LED <5>" LOC = "D11" | IoStandard = LVTTL |
MONTÓN = LENTO | CONDUCIR = 8; RED "LED <4>" LOC = "C11" | IoStandard
= LVTTL | MONTÓN = LENTO | CONDUCIR = 8; RED "LED <3>" LOC = "F11" |
IoStandard = LVTTL | MONTÓN = LENTO | CONDUCIR = 8; RED "LED <2>" LOC
= "E11" | IoStandard = LVTTL | MONTÓN = LENTO | CONDUCIR = 8; RED "LED
<1>" LOC = "E12" | IoStandard = LVTTL | MONTÓN = LENTO | CONDUCIR = 8;
RED "LED <0>" LOC = "F12" | IoStandard = LVTTL | MONTÓN = LENTO |
CONDUCIR = 8;
Figura 2-11: Restricciones UCF durante ocho LEDs discretos
 Codificador rotatorio interfaz para Spartan-3E Starter Kit (diseño de
referencia) http://www.xilinx.com/s3estarter

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Capítulo 3
Fuentes de reloj
Visión
general Como se muestra en Figura 3-1, El tablero Spartan-3E Starter Kit es compatible con tres
fuentes de entrada de reloj primaria, todos los cuales están ubicados debajo del logotipo
de Xilinx, cerca del logotipo de Spartan-3E.
 La junta incluye un oscilador de reloj de a bordo 50 MHz.
 Los relojes pueden ser suministrados fuera del vehículo a través de un conector de
tipo SMA. Alternativamente, el FPGA puede generar señales de reloj u otras señales
de alta velocidad en el conector de tipo SMA.
 Opcionalmente instalar un 8-pin oscilador de reloj de estilo DIP separada en el zócalo
suministrado.
El banco 0, Oscilador de 8-Pin DIP Socket oscilador

Voltaje CLK_AUX: (B8)
Controlado por el puente JP9
On-Board oscilador de 50 Conector SMA

MHz CLK_SMA: (A10)
CLK_50MHz: (C9) UG230_c3_01_030306
Figura 3-1: Disponibles entradas

de reloj

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Chapter 3: Clock Sources
Conexiones de reloj
Cada una de las entradas de reloj se conectan directamente a una entrada de búfer global
en I O Banco / 0, a lo largo de la parte superior de la FPGA. Como se muestra enMesa 3-
1, Cada una de las entradas de reloj también se conecta de manera óptima a un DCM
asociada.
Tabla 3-1: Las entradas de reloj y Asociados Global tampones y MCD
entrada de FPGA Pin Buffer asociada DCM
reloj mundial
CLK_50MHZ C9 GCLK10 DCM_X0Y1
CLK_AUX B8 GCLK8 DCM_X0Y1
CLK_SMA A10 GCLK7 DCM_X1Y1
Control de tensión
El voltaje para todos los pines de E / S en FPGA I O Banco / 0 es controlado por JP9
puente. En consecuencia, estos recursos de reloj también son controlados por JP9 puente.
Por defecto, se establece para JP9 3.3V. El oscilador de a bordo es un dispositivo de 3.3V
y podría no funcionar como se espera cuando JP9 puente está definido para 2.5V.
50 MHz a Bordo oscilador

El panel comprende un oscilador de 50 MHz con un ciclo de trabajo de salida 40% a 60%.
El oscilador tiene una precisión de ± 2.500 Hz o ± 50 ppm.
Auxiliar de reloj oscilador del zócalo

La toma de corriente 8-pin proporcionado acepta osciladores de reloj que se ajustan a la
huella DIP de 8 polos. Utilice esta toma si la aplicación FPGA requiere una frecuencia
distinta de 50 MHz. Como alternativa, utilice el Administrador del reloj digital de la
FPGA (DCM) para generar o sintetizar otras frecuencias del oscilador de a bordo de 50
MHz.
Entrada SMA Reloj o Conector de salida

Para proporcionar un reloj de una fuente externa, conecte la señal de reloj de entrada al
conector SMA. La FPGA también puede generar un solo extremo de salida de reloj u otra
señal de alta velocidad en el conector de reloj SMA para un dispositivo externo.
Restricciones UCF
Las fuentes de entrada de reloj requieren dos tipos diferentes de limitaciones. Las
limitaciones de ubicación definen la asignación de pines de E / S y los estándares de E /
S. Las limitaciones del período definen el período del reloj y en consecuencia la
frecuencia de reloj y el ciclo de trabajo de la señal de reloj entrante.
Ubicación
Figura 3-2 proporciona las limitaciones UCF para las tres fuentes de entrada de reloj,
incluyendo la I / O asignación de pines y el estándar de E / S utilizado. Los ajustes
suponen que JP9 puente se establece para 3.3V. Si JP9 se establece para 2,5V, ajuste la

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configuración IoStandard en consecuencia.

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R R
Chapter 3: Clock Sources Recursos

Relacionados
RED "CLK_50MHZ" LOC = "C9" | IoStandard = LVCMOS33;

RED "CLK_SMA" LOC = "A10" | IoStandard = LVCMOS33;
RED "CLK_AUX" LOC = "B8" | IoStandard = LVCMOS33;
Figura 3-2: Las limitaciones de ubicación para la UCF Fuentes de reloj
Restricciones período de reloj

El software de desarrollo de Xilinx ISE utiliza la colocación lógica de temporización
impulsado y enrutamiento. Establecer la restricción de reloj plazo de forma conveniente.
Una restricción ejemplo aparece enFigura 3-3 para el oscilador de reloj de a bordo de 50
MHz. La frecuencia CLK_50MHZ es de 50 MHz, lo que equivale a un periodo de 20 ns.
El ciclo de trabajo de salida desde el oscilador oscila entre 40% a 60%.
# Definir período de reloj de 50 MHz del

oscilador RED "CLK_50MHZ" PERÍODO = 20.0ns
ALTO 40%;
Figura 3-3: UCF Reloj periodo de restricciones
 Epson SG-8002JF Hoja Series Oscilador de datos (50 MHz del oscilador)
http://www.eea.epson.com/go/Prod_Admin/Categories/EEA/QD/Crystal_Oscillators/
prog_oscillators / go / Recursos / TestC2 / SG8002JF

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R
Capítulo 4
Opciones de configuración de la FPGA

La junta Spartan-3E Starter Kit soporta una variedad de opciones de configuración de la FPGA:
 Descargar FPGA diseña directamente a la Spartan-3E FPGA a través de JTAG,
utilizando la interfaz de la placa USB situ. La lógica del USB-JTAG de a bordo
también proporciona la programación en sistema de a bordo de la plataforma Flash
PROM y el Xilinx CPLD XC2C64A. SPI flash en serie y programación StrataFlash se
realizan por separado.
 Programa de a bordo 4 Mbit Xilinx XCF04S serie plataforma Flash PROM, a
continuación, configurar la FPGA de la imagen almacenada en la plataforma Flash
PROM utilizando el modo de serie Maestro.
 Programa de a bordo 16 Mbit STMicroelectronics serie SPI flash PROM, a
continuación, configurar la FPGA de la imagen almacenada en la serie SPI flash
PROM utilizando el modo SPI.
 Programa de a bordo 128 Mbit Intel StrataFlash paralelo PROM Flash NOR, a
continuación, configurar la FPGA de la imagen almacenada en la PROM flash
usando modos de configuración de Down BPI BPI o. Además, una aplicación FPGA
puede cargar dinámicamente dos configuraciones diferentes FPGA utilizando el
modo de MultiBoot del Spartan-3E FPGA. Ver la hoja de datos Spartan-3E (DS312)
Para obtener detalles adicionales sobre la función de MultiBoot.
Figura 4-1 indica la posición de la interfaz de descarga USB / programación y los de a
bordo memorias no volátiles que potencialmente almacenar imágenes configuración de la
FPGA.Figura 4-2 proporciona detalles adicionales sobre las opciones de configuración.
16 Mbit ST Micro SPI Serial Flash

modo Serial Peripheral Interface (SPI)
Descargar basada en USB / Opciones de configuración

PROG_B botón, plataforma Flash PROM, pasadores modo
puerto de depuración
Utiliza cable USB estándar
128 Mbit Intel StrataFlash

memoria Flash NOR paralela
modo Byte Peripheral Interface (BPI)
kit de
inicio
Figura 4-1: Opciones de configuración de la FPGA Spartan-3E
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UG230_c4_01_022006

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Chapter 4: FPGA Configuration Options
Modo puente de configuración Ajustes (Cabecera

J30)
Seleccionar entre tres fuentes de configuración de a bordo
PROG_B interruptor de botón
DONE LED Pin
Se ilumina cuando FPGA configurado correctamente Pulsar y soltar a la configuración de reinicio
CPLD 64 macrocelda Xilinx XC2C64A CoolRunner

PROM 4 Mbit Xilinx Plataforma Flash Controlador de líneas de dirección superior en el modo
almacenamiento de configuración para el de BPI y el chip plataforma Flash seleccionar
modo de serie Maestro (programable por el usuario)
UG230_c4_02_030906
Figura 4-2: Opciones de configuración

detallada
Los puentes de modo de configuración de determinar qué modo los usos FPGA
cuando se aplica primero de potencia, o cada vez que se pulsa el botón PROG
configuración.
El pasador DONE luces LED cuando la FPGA finaliza correctamente
configuración. Al pulsar el botón PROG fuerzas de la FPGA para reiniciar el
proceso de configuración.
El 4 Mbit Xilinx plataforma Flash PROM proporciona almacenamiento de configuración
fácil, JTAG-programable para la FPGA. Los configura FPGA de la plataforma Flash
utilizando el modo de serie Maestro.
El 64-macrocelda XC2C64A CoolRunner II CPLD proporciona capacidades adicionales de
programación y flexibilidad cuando se utilizan los modos configuración de arranque
múltiple BPI arriba, BPI hacia abajo, o y la carga de la FPGA de la StrataFlash paralelo
flash PROM. El CPLD es el usuario programable.
Modo de configuración de los puentes

Como se muestra en Tabla 4-1, La configuración del bloqueo del puente J30 controlan el
modo de configuración de la FPGA. Inserción de un puente motivos del pasador de
modo asociado. Insertar o eliminar puentes individuales para seleccionar el modo de

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PROG Push Button
configuración de la FPGA y la fuente de la memoria de configuración asociado.

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R
Mesa 4-1: Spartan-3E Configuración de modo de puente Configuración

(J30 en Cabecera Figura 4-2)
Configuración Modo
Modo pernos FPGA de configuración Image Configuración de
M2: M1: Source los puentes
M0
maestro de 0: 0: 0 Plataforma Flash PROM
serie M0
M1
M2
J30
SPI 1: 1: 0 SPI de serie PROM flash a partir de

las
(ver la dirección 0 M0
Capítulo 12, M1
“Serie SPI M2
Destello")
J30
Hasta BPI 0: 1: 0 StrataFlash paralelo PROM flash,

(ver comenzando en la dirección 0 e M0
Capítulo incrementando a través del espacio M1
11, “Intel de direcciones. La líneas de M2
StrataFlash controles CPLD dirección A [24:20]
Paralelo durante la configuración BPI. J30
NOR flash
PROM”)
BPI de Down 0: 1: 1 StrataFlash paralelo PROM flash,
(ver comenzando en la dirección M0
Capítulo 0x1FF_FFFF y disminuyendo a M1
11, “Intel través del espacio de direcciones. M2
StrataFlash La líneas de controles CPLD
dirección A [24:20] durante la J30
Paralelo
NOR flash configuración BPI.
PROM”)
JTAG 0: 1: 0 Descargado desde el host a través
del puerto USB-JTAG M0
M1
M2
J30
PROG Push Button

El botón PROG empuje, se muestra en la Figura 4-2, página 26, Las fuerzas de la FPGA
para volver a configurar de la fuente de la memoria de configuración seleccionado.
Presione y suelte este botón para reiniciar el proceso de configuración de la FPGA en
cualquier momento.
DONE LED Pin

El LED pin DONE, se muestra en la Figura 4-2, página 26, Se enciende cada vez

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R
PROG Push Button

que el FPGA está configurado correctamente. Si este LED no se ilumina, entonces
la FPGA no está configurado.

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R
La programación de la FPGA, CPLD, o plataforma Flash PROM a través

de USB
Como se muestra en Figura 4-1, página 25El Starter Kit Spartan-3E incluye incrustado
lógica de programación basada en USB y un punto final con un conector USB tipo B. A
través de una conexión por cable USB con el PC host, el software de programación
impactan directamente en los programas de la FPGA, la plataforma Flash PROM, o el
CPLD de a bordo. La programación directa de las PROM flash en paralelo o en serie no
está actualmente soportado.
Conexión del cable USB

El kit incluye un cable USB estándar Tipo A / Tipo B, similar al que se muestra en
la Figura 4-3. El cable color real puede variar de la imagen.
Conector USB tipo B

Se conecta al conector USB del Kit de Inicio
Conector USB tipo A

Se conecta al conector USB del ordenador
UG230_c4_04_030306
Figura 4-3: USB estándar Tipo A / Tipo B Cable
El conector más ancho y más estrecho Tipo A se ajusta al conector USB en la parte
posterior del equipo.
Después de instalar el software de Xilinx, conectar el conector de tipo B perpendicular a
la placa de Spartan-3E Starter Kit, como se muestra en Figura 4-4. El conector USB se
encuentra en el lado izquierdo de la placa, inmediatamente al lado del conector Ethernet.
Cuando la tarjeta está encendida, el sistema operativo Windows debería reconocer e
instalar el software del controlador asociado.
UG230_c4_05_030306
Figura 4-4: Conectar el USB tipo B conector a la placa del conector Starter Kit
Cuando el controlador del cable USB está instalado correctamente y la junta está

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PROG Push Button

correctamente conectado al PC, un LED verde se enciende, lo que indica una buena
conexión.

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R
Programación a través de iMPACT

Después de compilar con éxito un diseño de FPGA utilizando el software de desarrollo de
Xilinx, el diseño se puede descargar mediante el software de programación impacto y el
cable USB.
Para empezar a programar, conecte el cable USB a la placa kit de inicio y aplicar
alimentación a la placa. Luego, haga doble clic en Configurar dispositivo (impacto) desde
dentro de Navegador de proyectos, como se muestra enFigura 4-5.
UG230_c4_06_022406
Figura 4-5: Haga doble clic para invocar iMPACT
Si la junta está correctamente conectado, el software de programación iMPACT reconoce

automáticamente los tres dispositivos en el archivo de programación JTAG, como se
muestra en Figura 4-6. Si ya no se le solicite, haga clic en el primer dispositivo de la
cadena, el Spartan-3E FPGA, para resaltarlo. Haga clic con el FPGA y seleccione Nuevo
archivo de configuración Asignar. Seleccione el archivo de configuración de la FPGA
deseada y haga clic en OK.
UG230_c4_07_022406
Figura 4-6: Haga clic para asignar un archivo de configuración para el Spartan-3E FPGA

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R
Programming the FPGA, CPLD, or Platform Flash PROM via

USB
Si el archivo de configuración de la FPGA original utilizó la fuente de reloj de inicio

predeterminada, CCLK, el impacto emite el mensaje de advertencia se muestra en la
Figura 4-7. Este mensaje puede ser ignorado con seguridad. Cuando se descarga a
través de JTAG, el software de impacto debe cambiar la fuente de reloj de inicio para
utilizar la fuente de reloj TCK JTAG.
UG230_c4_08_022406
Figura 4-7: impacto Emite una advertencia si el reloj de inicio No Era CCLK
A iniciar la programación de la FPGA, haga clic en el FPGA y seleccione Programa. El

software de impacto se exponen el estado durante el proceso de programación. La
programación directa a la FPGA tarda unos pocos segundos a menos de un minuto,
dependiendo de la velocidad del puerto USB del PC y la configuración impacto.
UG230_c4_09_022406
Figura 4-8: Haga clic derecho para el programa Spartan-3E FPGA
Cuando el FPGA programas con éxito, el software de impacto indica el éxito, como se
muestra en Figura 4-9. La aplicación FPGA está ejecutando en el tablero y el pasador
DONE LED (verFigura 4-2) Se ilumina.

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R
UG230_c4_10_022406
Figura 4-9: influirán en la programación logró, DONE Pin de la FPGA es alta
Programación de la plataforma Flash PROM a través de USB

La circuitería USB-JTAG de a bordo también los programas de la Xilinx XCF04S
Plataforma serie flash PROM. Los pasos indicados en esta sección describen cómo
configurar el archivo RPM y cómo descargarlo en el tablero para finalmente programar
el FPGA.
Generación del archivo de configuración de FPGA Bitstream

Antes de generar el archivo PROM, crear el archivo de flujo de bits FPGA. La FPGA
proporciona un reloj de salida, CCLK, cuando se carga en sí a partir de una PROM
externo. oscilador CCLK interna de la FPGA se inicia siempre en su ajuste más lento,
aproximadamente 1,5 MHz. La mayoría de las PROM externos soportan una frecuencia
más alta. Aumentar la frecuencia CCLK según sea apropiado para reducir el tiempo de
configuración de la FPGA. El Xilinx XCF04S plataforma Flash es compatible con una
frecuencia de 25 MHz CCLK.
Haga clic con el Generador de programación de archivos en el panel de Procesos,
como se muestra en Figura 4-10. Haga clic izquierdo en Propiedades.

UG230 (v1.0) March 9, 2006
R

USB
UG230_c4_11_022706
Figura 4-10: Establecer las propiedades de flujo de bits Generador
Haga clic en Opciones de configuración como se muestra en Figura 4-11. Usando la lista
desplegable de configuración Rate, seleccione 25 para aumentar el oscilador interno de
aproximadamente CCLK
25 MHz, la frecuencia más rápida cuando se utiliza una plataforma XCF04S flash PROM. Haga clic en
Aceptar
cuando esté terminado.
UG230_c4_12_022706
Figura 4-11: Conjunto CCLK Tasa de configuración en Opciones de Configuración

UG230 (v1.0) March 9, 2006
R
Para generar el archivo de programación, haga doble clic en Generar Programación del
archivo, como se muestra en Figura 4-12.
UG230_c4_13_022706
Figura 4-12: Haga doble clic en Generar archivo de programación
Generar el archivo PROM

Después de generar el archivo de programa, haga doble clic en Generar PROM, ACE, o Archivo
JTAG
para iniciar el software de impacto, como se muestra en Figura 4-13.
UG230_c4_14_022706
Figura 4-13: Haga doble clic en Generar PROM, ACE, o Archivo JTAG
Después de iniciar el impacto, haga doble clic en Archivo PROM formateador, como se muestra en
Figura 4-14.

UG230 (v1.0) March 9, 2006
R

USB
UG230_c4_15_022706
Figura 4-14: Haga doble clic en formateador PROM Archivo
Elija Xilinx PROM PROM como el tipo de destino, como se muestra en Figura 4-15.
Seleccione cualquiera de los formatos de archivos RPM; el formato Intel Hex (MCS) es
popular. Introduzca la ubicación del directorio y el nombre del archivo RPM. Haga clic
en Siguiente> cuando haya terminado.
UG230_c4_16_022706
Figura 4-15: Elegir el tipo de destino PROM, la, formato de datos y la ubicación del archivo

UG230 (v1.0) March 9, 2006
R
La junta Spartan-3E Starter Kit tiene un XCF04S plataforma Flash PROM. Seleccione xcf04s
de la lista desplegable, como se muestra en Figura 4-16. Haga clic en Agregar, haga clic en Siguiente>.
UG230_c4_17_022706
Figura 4-16: Elija la PROM XCF04S plataforma Flash
La PROM formateador continuación, se hace eco de la configuración, como se muestra en Figura 4-17.
Haga clic en Finalizar.
UG230_c4_18_022706
Figura 4-17: Haga clic en Finalizar después de entrar en la PROM Ajustes formateador
La PROM formateador luego pide el nombre (s) del archivo de flujo de bits de
configuración de la FPGA. Como se muestra enFigura 4-18, Haga clic en OK para iniciar
la selección de archivos. Seleccione un archivo de flujo de bits FPGA (* .bit). Elija No
después de seleccionar el último archivo FPGA. Por último, haga clic en OK para
continuar.

UG230 (v1.0) March 9, 2006
R

USB
UG230_c4_19_022706
Figura 4-18: Introduzca la configuración de FPGA de flujo de bits del archivo (s)
Cuando se completa el formateo PROM, los presentes software impacto de los ajustes
actuales que muestra la PROM, seleccione el flujo de bits FPGA (s), y la cantidad de
espacio PROM consumida por el flujo de bits. Figura 4-19 muestra un ejemplo para un
único flujo de bits XC3S500E FPGA almacenada en un flash PROM Plataforma XCF04S.
UG230_c4_20_022706
Figura 4-19: PROM Formateo Completado

UG230 (v1.0) March 9, 2006
R
A generar el archivo RPM real, haga clic en Operaciones € generar el archivo como se
muestra en Figura 4-20.
UG230_c4_21_022706
Figura 4-20: Haga clic en Operaciones € Generar archivo para crear el archivo con formato
PROM
El software de impacto indica que el archivo RPM se ha creado correctamente, como se

muestra en Figura 4-21.
UG230_c4_22_022706
Figura 4-21: PROM Archivo formateador Succeeded
Programación de la PROM Flash Platform

A programar el archivo RPM formateado en la plataforma Flash PROM a través de los
circuitos USB-JTAG de a bordo, siga los pasos descritos en este apartado.
Coloque el software de impacto en el modo JTAG Boundary Scan, ya sea por la elección
de exploración de límites en el panel de iMPACT modos, como se muestra en Figura 4-
22O haciendo clic en la pestaña de exploración de límites.

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USB
UG230_c4_23_022706
Figura 4-22: Cambiar a modo de escaneo

de límites
Asignar el archivo PROM a la Plataforma XCF04S flash PROM en la cadena JTAG, como
se muestra en Figura 4-23. Haga clic en el icono de la PROM, a continuación, haga clic en
Archivo de configuración nuevo Asignar. Seleccionar un archivo de formato RPM
generado anteriormente y haga clic en OK.
UG230_c4_24_022806
Figura 4-23: Asignar el archivo PROM a la XCF04S plataforma Flash PROM
Para iniciar la programación de la PROM, haga clic en el icono de la RPM y haga clic en Programa de
..

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UG230_c4_25_022806
Figura 4-24: Programar el XCF04S plataforma Flash

PROM
El software de programación solicita de nuevo por el tipo PROM para programar. Seleccione
xcf04s y haga clic en OK, como se muestra en Figura 4-25.
UG230_c4_26_022806
Figura 4-25: Seleccionar XCF04S plataforma Flash PROM
Antes de la programación, seleccionar las opciones de programación disponibles en

Figura 4-26. Antes de comprobar la opción de programación de borrado borra la
plataforma Flash PROM por completo antes de la programación, asegurando que no hay
Lingers de datos anteriores. El Verificar los controles de opción que la PROM se
programó y coincide con el flujo de bits de configuración descargado correctamente.
Ambos se recomiendan estas opciones a pesar de que aumentan el tiempo de
programación.
La opción de carga FPGA obliga inmediatamente a la FPGA para reconfigurar después
de programar la plataforma Flash PROM. pins modo de configuración de la FPGA se
deben establecer para el modo de serie Maestro, como se define enMesa 4-1, página 27.
Haga clic en OK cuando haya terminado.

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USB
UG230_c4_27_022806
Figura 4-26: Opciones de programación

PROM
El software de impacto indica si la programación se ha realizado correctamente o no. Si

la programación se ha realizado correctamente y la opción de carga FPGA se deja sin
control, pulse el interruptor pulsador PROG_B se muestra en laFigura 4-2, página 26
para obligar a la FPGA para reconfigurar de la nueva programación de la plataforma
Flash PROM. Si el FPGA configura correctamente, el LED DONE, también se muestra
enFigura 4-2, Se ilumina.

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Capítulo 5
Pantalla LCD del carácter

Visión
general La junta Spartan-3E Starter Kit ofrece prominente una de 2 líneas por 16 caracteres de
pantalla de cristal líquido (LCD). La FPGA controla el LCD a través de la interfaz de
datos de 4 bits se muestra en laFigura 5-1. Aunque la pantalla LCD soporta una interfaz
de datos de 8 bits, la junta Starter Kit utiliza una interfaz de datos de 4 bits a seguir
siendo compatible con otras tarjetas de desarrollo de Xilinx y reducir al mínimo el
recuento total de alfiler.
Spartan-3E FPGACharacter LCD
SF_D <11> 390

(M15) DB7
SF_D <10> 390
(P17) DB6 interfaz de
SF_D <9> 390 datos de
(R16) DB5 cuatro bits
SF_D <8> 390
(R15) DB4
DB [3: 0] no
LCD_E utilizado
(M18)
LCD_RS E
(L18)
LCD_RW RS
(L17)
R/W
Intel StrataFlash
D [11:
'1'
SF_CE0 8] CE0
UG230_c5_01_022006
Figura 5-1: Interfaz LCD del

carácter
Una vez dominado, la pantalla LCD es una manera práctica de mostrar una variedad de
información mediante caracteres ASCII y personalizados estándar. Sin embargo, estas
pantallas no son rápidos. Desplazamiento de la pantalla a intervalos de medio segundo a
prueba el límite práctico para mayor claridad. En comparación con el
50 MHz de reloj disponible en la placa, la pantalla es lento. procesador A PicoBlaze
controla eficientemente temporización de visualización más el contenido real de la
pantalla.

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Chapter 5: Character LCD Screen
Señales de la interfaz LCD del carácter

Tabla 5-1 muestra las señales de la interfaz LCD de caracteres interfaz.
Mesa 5-1: Interfaz LCD del carácter

Nombre de FPGA Pin Función
la señal
SF_D <11> M15 Bit de datos DB7 Compartida con los pernos
SF_D <10> P17 DB6 bit de datos StrataFlash
SF_D <11: 8>
SF_D <9> R16 DB5 de bits de datos
SF_D <8> R15 DB4 bit de datos
LCD_E M18 Lectura / Escritura impulso de capacitación
0: Desactivado
1: Lectura / operación de escritura habilitada
LCD_RS L18 Register Select
0: registro de instrucción durante las operaciones de
escritura. Flash ocupado durante las operaciones de
lectura
1: Los datos para las operaciones de lectura o
escritura
LCD_RW L17 De lectura / escritura de Control
0: Escribir, LCD acepta datos
1: leer, presenta datos de
LCD
Compatibilidad de voltaje
La pantalla LCD es el poder por el carácter + 5V. La FPGA de E / S de señales son
alimentados por 3.3V. Sin embargo, los niveles de salida de la FPGA se reconocen como
bajo o alto niveles lógicos válidos por la pantalla LCD. El controlador LCD acepta niveles
de señal de 5V TTL y la 3.3V LVCMOS salidas proporcionado por el FPGA se reúnen los
requisitos de nivel de voltaje de 5V TTL.
Los 390Ω resistencias en serie en las líneas de datos evitan el exceso de esfuerzo en la
FPGA y StrataFlash I pines E / S cuando las unidades de LCD de caracteres un valor
lógico alto. El carácter LCD impulsa las líneas de datos cuando LCD_RW es alta. La
mayoría de las aplicaciones tratan el LCD como contra escritura única periférica y nunca
leer de la pantalla.
Interacción con Intel StrataFlash

Como se muestra en Figura 5-1, Las cuatro señales de datos LCD también se comparten
con las líneas de datos StrataFlash SF_D <11: 8>. Como se muestra enMesa 5-2, La
interacción LCD / StrataFlash depende del uso de la aplicación en el diseño. Cuando la
memoria está desactivada StrataFlash (SF_CE0 = alta), entonces la aplicación FPGA tiene
acceso completo de lectura / escritura en la pantalla LCD. Por el contrario, cuando las
operaciones de LCD están desactivadas (LCD_RW = baja), entonces la aplicación FPGA
tiene acceso completo de lectura / escritura a la memoria StrataFlash
Mesa 5-2: LCD / Interacción de control StrataFlash
SF_CE0 SF_BYTE LCD_RW Operación
1 X X StrataFlash deshabilitado. Completo de lectura /
escritura a la pantalla LCD.
X X 0 el acceso a escritura LCD solamente. El pleno acceso a

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UCF Location Constraints

StrataFlash.
X 0 X StrataFlash en el modo de bytes de ancho (x8). No se
utilizan líneas de datos superiores. El pleno acceso a
LCD y StrataFlash.
notas:
1. 'X' indica un no me importa, puede ser 0 o 1.

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Si la memoria es StrataFlash en el byte de todo el modo (x8) (SF_BYTE = Bajo), la

aplicación FPGA tiene acceso completo de lectura / escritura simultánea tanto a la
pantalla LCD y la memoria StrataFlash. En el modo de todo el byte, la memoria
StrataFlash no utiliza el SF_D <15: 8> líneas de datos.

Figura 5-2 proporciona las limitaciones UCF para el LCD del carácter, incluyendo la
asignación O I / pin y el estándar de E / S utilizado.
RED "LCD_E" LOC = "M18" | IoStandard = LVCMOS33 | CONDUCIR = 4 | MONTÓN =

Lento; RED "LCD_RS" LOC = "L18" | IoStandard = LVCMOS33 | CONDUCIR = 4 |
MONTÓN = Lento; RED "LCD_RW" LOC = "L17" | IoStandard = LVCMOS33 | CONDUCIR
= 4 | MONTÓN = Lento;
# La interfaz de datos de cuatro bits LCD se comparte con el StrataFlash.

RED "SF_D <8>" LOC = "R15" | IoStandard = LVCMOS33 | CONDUCIR = 4 | MONTÓN =
Lento; RED "SF_D <9>" LOC = "R16" | IoStandard = LVCMOS33 | CONDUCIR = 4 |
MONTÓN = Lento; RED "SF_D <10>" LOC = "P17" | IoStandard = LVCMOS33 |
CONDUCIR = 4 | MONTÓN = Lento; RED "SF_D <11>" LOC = "M15" | IoStandard =
LVCMOS33 | CONDUCIR = 4 | MONTÓN = Lento;
Figura 5-2: Restricciones UCF ubicación para el LCD del carácter

controlador
LCD
El carácter LCD 2 x 16 tiene una Sitronix interna ST7066U controlador de gráficos que es
funcionalmente equivalente con los siguientes dispositivos.
 Samsung S6A0069X o KS0066U
 Hitachi HD44780
 SMOS SED1278
Mapa de memoria
El controlador tiene tres regiones de memoria internos, cada uno con un propósito
específico. La pantalla debe ser inicializado antes de acceder a cualquiera de estas
regiones de memoria.
RAM DD
La visualización de datos RAM (DD RAM) almacena el código de caracteres que se
mostrará en la pantalla. La mayoría de las aplicaciones interactúan principalmente con
DD RAM. El código de caracteres almacenada en una memoria RAM DD referencias de
ubicación de mapa de bits almacenado carácter específico, ya sea en el predefinidoCG
ROM conjunto de caracteres o en la facilidad de uso definido CG RAM conjunto de
caracteres.
Figura 5-3Muestra la dirección predeterminada para las ubicaciones de caracteres 32 en
la pantalla. La línea superior de caracteres se almacena entre las direcciones 0x00 y 0x0F.
La segunda línea de caracteres se almacena entre las direcciones 0x40 y 0x4F.
Undisplayed
visualización de los caracteres direcciones
direccione
s
1 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 10 ... 27
40 41 42 43 44 45 46 47 48 49 4A 4B 4C 4D 4E 4F
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2 50 ... 67
1234567891011121314151617 ... 40
Figura 5-3: DD RAM hexadecimal direcciones (Sin visualización Shifting)

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Físicamente, hay 80 lugares de caracteres totales en DD RAM con 40 caracteres por línea
disponible. Ubicaciones 0x10 a través de 0x27 y 0x50 a través de 0x67 se pueden utilizar
para almacenar otros datos que no son de pantalla. Alternativamente, estos sitios
también pueden almacenar caracteres que sólo se muestran utilizando la pantalla
cambiando las funciones del controlador.
los Conjunto DD RAM Dirección comando inicializa el contador de direcciones antes de
leer o escribir en la memoria RAM DD. DD escribir datos RAM utilizando elEscribir datos
de CG RAM o RAM DD mando y leer DD RAM usando el Leer datos de CG RAM o RAM
DD mando.
La constante de RAM dirección de contador DD bien permanece después de las
operaciones de lectura o escritura, o auto-incrementos o decrementos de automóviles por
un lugar, tal como se define por el conjunto I / D por el Entrada modo de Programación
mando.
CG ROM
El generador de caracteres ROM (CG ROM) contiene el mapa de bits fuente para cada
uno de los caracteres predefinida que la pantalla LCD puede mostrar, que se muestra en
Figura 5-4. El código de caracteres almacenado enRAM DD para cada ubicación
personaje hace referencia posteriormente una posición con la ROM CG. Por ejemplo, un
código de carácter hexadecimal de 0x53 almacena en unaRAM DD ubicación se muestra
el carácter 'S'. La parte superior nibble de 0x53 equipara a DB [7: 4] =”0101” binario y los
más bajos equipara nibble a DB: =‘0011’binario [3 0]. Como se muestra enFigura 5-4,
Aparece el carácter 'S' en la pantalla.
personajes Inglés / romanos se almacenan en CG ROM en su dirección de código ASCII equivalente.

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LCD Controller
Nibble superior de Datos

DB7
DB6
DB5
DB4
Baja de datos
Nibble
DB0
DB3
DB2
DB1
UG230_c5_02_030306
Figura 5-4: Conjunto de

caracteres LCD
La ROM contiene el carácter ASCII Inglés juego de caracteres y caracteres kana japoneses.
El controlador también proporciona mapas de bits de caracteres de ocho personalizados,
almacenados en CG RAM. Estos ocho caracteres personalizados se visualizan mediante
el almacenamiento de códigos de caracteres 0x00 0x07 a través de unaRAM DD
ubicación.
CG RAM
El generador de caracteres RAM (CG RAM) proporciona espacio para crear mapas de
bits de ocho caracteres personalizados. Cada ubicación de carácter personalizado
consiste en un mapa de bits de 5 puntos por 8 líneas, como se muestra enFigura 5-5.
los Conjunto CG RAM Dirección comando inicializa el contador de direcciones antes de
leer o escribir en CG RAM. CG escribir datos RAM utilizando elEscribir datos de CG
RAM o RAM DD mando y leer CG RAM usando el Leer datos de CG RAM o RAM DD
mando.

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El contador de dirección de RAM CG puede permanecer ya sea constante después de las

operaciones de lectura o escritura, o auto-incrementos o decrementos de automóviles por
un lugar, tal como se define por el conjunto I / D por el Entrada modo de Programación
mando.
Figura 5-5 proporciona un ejemplo, la creación de un carácter especial de tablero de
ajedrez. El carácter personalizado se almacena en el cuarto lugar de caracteres CG RAM,
que se presenta cuando una ubicación DD RAM es 0x03. Para escribir el carácter
personalizado, la dirección de CG RAM se inicializa por primera vez elConjunto CG
RAM Dirección mando. Los tres bits de dirección superiores apuntan a la ubicación de
caracteres personalizados. Los tres bits de dirección inferiores apuntan a la dirección de
la fila para el mapa de bits de caracteres. losEscribir Los datos de CG RAM o RAM DD
command is used to write each character bitmap row. A ‘1’ lights a bit on the display. A
‘0’ leaves the bit unlit. Only the lower five data bits are used; the upper three data bits
are don’t care positions. The eighth row of bitmap data is usually left as all zeros to
accommodate the cursor.
Upper Nibble Lower Nibble

Write Data to CG RAM or DD RAM
A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
Character Address Row Address Don’t Care Character Bitmap
0 1 1 0 0 0 - - - 0 0 0
0 1 1 0 0 1 - - - 0 0
0 1 1 0 1 0 - - - 0 0 0
0 1 1 0 1 1 - - - 0 0
0 1 1 1 0 0 - - - 0 0 0
0 1 1 1 0 1 - - - 0 0
0 1 1 1 1 0 - - - 0 0 0
0 1 1 1 1 1 - - - 0 0 0 0 0
Figure 5-5: Example Custom Checkerboard Character with Character Code 0x03
Command Set
Table 5-3 summarizes the available LCD controller commands and bit definitions.
Because the display is set up for 4-bit operation, each 8-bit command is sent as two 4-bit
nibbles. The upper nibble is transferred first, followed by the lower nibble.
Table 5-3: LCD Character Display Command Set
LCD_RW
LCD_RS
Function
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
Clear Display 0 0 0 0 0 0 0 0 0 1
Return Cursor Home 0 0 0 0 0 0 0 0 1 -
Entry Mode Set 0 0 0 0 0 0 0 1 I/D S
Display On/Off 0 0 0 0 0 0 1 D C B
Cursor and Display Shift 0 0 0 0 0 1 S/C R/L - -

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LCD Controller
Table 5-3: LCD Character Display Command Set (Continued)

LCD_RW
LCD_RS
Function
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
Function Set 0 0 0 0 1 0 1 0 - -
Set CG RAM Address 0 0 0 1 A5 A4 A3 A2 A1 A0
Set DD RAM Address 0 0 1 A6 A5 A4 A3 A2 A1 A0
Read Busy Flag and Address 0 1 BF A6 A5 A4 A3 A2 A1 A0
Write Data to CG RAM or DD RAM 1 0 D7 D6 D5 D4 D3 D2 D1 D0
Read Data from CG RAM or DD RAM 1 1 D7 D6 D5 D4 D3 D2 D1 D0
Disabled
If the LCD_E enable signal is Low, all other inputs to the LCD are ignored.
Clear Display
Clear the display and return the cursor to the home position, the top-left corner.
This command writes a blank space (ASCII/ANSI character code 0x20) into all DD RAM
addresses. The address counter is reset to 0, location 0x00 in DD RAM. Clears all option
settings. The I/D control bit is set to 1 (increment address counter mode) in the Entry
Mode Set command.
Execution Time: 82 s – 1.64 ms
Return Cursor Home

Return the cursor to the home position, the top-left corner. DD RAM contents are
unaffected. Also returns the display being shifted to the original position, shown in
Figure 5-3.
The address counter is reset to 0, location 0x00 in DD RAM. The display is returned to its
original status if it was shifted. The cursor or blink move to the top-left character location.
Execution Time: 40 s – 1.6 ms
Entry Mode Set

Sets the cursor move direction and specifies whether or not to shift the display.
These operations are performed during data reads and writes.
Execution Time: 40 s
Bit DB1: (I/D) Increment/Decrement
0 Auto-decrement address counter. Cursor/blink moves to left.

1 Auto-increment address counter. Cursor/blink moves to right.

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This bit either auto-increments or auto-decrements the DD RAM and CG RAM address
counter by one location after each Write Data to CG RAM or DD RAM or Read Data from
CG RAM or DD RAM command. The cursor or blink position moves accordingly.
Bit DB0: (S) Shift
0 Shifting disabled
1 During a DD RAM write operation, shift the entire display value in the direction
controlled by Bit DB1 (I/D). Appears as though the cursor position remains constant
and the display moves.
Display On/Off
Display is turned on or off, controlling all characters, cursor and cursor position character
(underscore) blink.
Bit DB2: (D) Display On/Off
0 No characters displayed. However, data stored in DD RAM is retained

1 Display characters stored in DD RAM
Bit DB1: (C) Cursor On/Off

The cursor uses the five dots on the bottom line of the character. The cursor appears as a
line under the displayed character.
0 No cursor
1 Display cursor
Bit DB0: (B) Cursor Blink On/Off
0 No cursor blinking
1 Cursor blinks on and off approximately every half second
Cursor and Display Shift

Moves the cursor and shifts the display without changing DD RAM contents. Shift cursor
position or display to the right or left without writing or reading display data.
This function positions the cursor in order to modify an individual character, or to scroll
the display window left or right to reveal additional data stored in the DD RAM, beyond
the 16th character on a line. The cursor automatically moves to the second line when it
shifts beyond the 40th character location of the first line. The first and second line
displays shift at the same time.
When the displayed data is shifted repeatedly, both lines move horizontally. The second
display line does not shift into the first display line.

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LCD Controller
Table 5-4: Shift Patterns According to S/C and R/L Bits

DB3 DB2
Operation
(S/C) (R/L)
0 0 Shift the cursor position to the left. The address counter is decremented by one.
0 1 Shift the cursor position to the right. The address counter is incremented by one.
Shift the entire display to the left. The cursor follows the display shift. The
1 0
address counter is unchanged.
Shift the entire display to the right. The cursor follows the display shift. The
1 1
address counter is unchanged.
Function Set
Sets interface data length, number of display lines, and character font.
The Starter Kit board supports a single function set with value 0x28.
Set CG RAM Address

Set the initial CG RAM address.
After this command, all subsequent read or write operations to the display are to or from
CG RAM.
Set DD RAM Address

Set the initial DD RAM address.
After this command, all subsequentsubsequent read or write operations to the display are
to or from DD RAM. The addresses for displayed characters appear in Figure 5-3.
Read Busy Flag and Address

Read the Busy flag (BF) to determine if an internal operation is in progress, and read the
current address counter contents.
BF = 1 indicates that an internal operation is in progress. The next instruction is not
accepted until BF is cleared or until the current instruction is allowed the maximum time
to execute.
This command also returns the present value of address counter. The address counter is
used for both CG RAM and DD RAM addresses. The specific context depends on the
most recent Set CG RAM Address or Set DD RAM Address command issued.
Execution Time: 1 s
Write Data to CG RAM or DD RAM

Write data into DD RAM if the command follows a previous Set DD RAM Address
command, or write data into CG RAM if the command follows a previous Set CG RAM
Address command.

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After the write operation, the address is automatically incremented or decremented by 1

according to the Entry Mode Set command. The entry mode also determines display shift.
Read Data from CG RAM or DD RAM

Read data from DD RAM if the command follows a previous Set DD RAM Address
command, or read data from CG RAM if the command follows a previous Set CG RAM
Address command.
After the read operation, the address is automatically incremented or decremented by 1
according to the Entry Mode Set command. However, a display shift is not executed
during read operations.
Operation
Four-Bit Data Interface

The board uses a 4-bit data interface to the character LCD.
Figure 5-6 illustrates a write operation to the LCD, showing the minimum times allowed
for setup, hold, and enable pulse length relative to the 50 MHz clock (20 ns period)
provided on the board.
CLOCK
LCD_RS 0 = Command, 1 = Data
SF_D[11:8] Valid Data
LCD_RW
LCD_E
230 ns
40 ns10 ns
Upper Lower
4 bits 4 bits
LCD_RS
SF_D[11:8]
LCD_RW
LCD_E
1 s 40 s
UG230_c5_03_022006
Figure 5-6: Character LCD Interface Timing

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Operation
The data values on SF_D<11:8>, and the register select (LCD_RS) and the read/write
(LCD_RW) control signals must be set up and stable at least 40 ns before the enable
LCD_E goes High. The enable signal must remain High for 230 ns or longer—the
equivalent of 12 or more clock cycles at 50 MHz.
In many applications, the LCD_RW signal can be tied Low permanently because the
FPGA generally has no reason to read information from the display.
Transferring 8-Bit Data over the 4-Bit Interface

After initializing the display and establishing communication, all commands and data
transfers to the character display are via 8 bits, transferred using two sequential 4-bit
operations. Each 8-bit transfer must be decomposed into two 4-bit transfers, spaced apart
by at least 1 s, as shown in Figure 5-6. The upper nibble is transferred first, followed by
the lower nibble. An 8-bit write operation must be spaced least 40 s before the next
communication. This delay must be increased to 1.64 ms following a Clear Display
command.
Initializing the Display

After power-on, the display must be initialized to establish the required communication
protocol. The initialization sequence is simple and ideally suited to the highly-efficient 8-
bit PicoBlaze embedded controller. After initialization, the PicoBlaze controller is
available for more complex control or computation beyond simply driving the display.
Power-On Initialization
The initialization sequence first establishes that the FPGA application wishes to use the
four-bit data interface to the LCD as follows:
 Wait 15 ms or longer, although the display is generally ready when the FPGA
finishes configuration. The 15 ms interval is 750,000 clock cycles at 50 MHz.
 Write SF_D<11:8> = 0x3, pulse LCD_E High for 12 clock cycles.
 Wait 4.1 ms or longer, which is 205,000 clock cycles at 50 MHz.
 Wait 100 s or longer, which is 5,000 clock cycles at 50 MHz.
Display Configuration
After the power-on initialization is completed, the four-bit interface is now established.
The next part of the sequence configures the display:
 Issue a Function Set command, 0x28, to configure the display for operation on
the Spartan-3E Starter Kit board.
 Issue an Entry Mode Set command, 0x06, to set the display to automatically
increment the address pointer.
 Issue a Display On/Off command, 0x0C, to turn the display on and disables
the cursor and blinking.

UG230 (v1.0) March 9, 2006
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 Finally, issue a Clear Display command. Allow at least 1.64 ms (82,000 clock cycles)
after issuing this command.
Writing Data to the Display

To write data to the display, specify the start address, followed by one or more data values.
Before writing any data, issue a Set DD RAM Address command to specify the initial 7-
bit address in the DD RAM. See Figure 5-3 for DD RAM locations.
Write data to the display using a Write Data to CG RAM or DD RAM command. The 8-bit
data value represents the look-up address into the CG ROM or CG RAM, shown in
Figure 5-4. The stored bitmap in the CG ROM or CG RAM drives the 5 x 8 dot matrix to
represent the associated character.
If the address counter is configured to auto-increment, as described earlier, the
application can sequentially write multiple character codes and each character is
automatically stored and displayed in the next available location.
Continuing to write characters, however, eventually falls off the end of the first display
line. The additional characters do not automatically appear on the second line because the
DD RAM map is not consecutive from the first line to the second.
Disabling the Unused LCD

If the FPGA application does not use the character LCD screen, drive the LCD_E pin
Low to disable it. Also drive the LCD_RW pin Low to prevent the LCD screen from
presenting data.
Related Resources
 Initial Design for Spartan-3E Starter Kit (Reference
Design) http://www.xilinx.com/s3estarter
 PowerTip PC1602-D Character LCD (Basic Electrical and Mechanical Data)
http://www.powertipusa.com/pdf/pc1602d.pdf
 Sitronix ST7066U Character LCD Controller
http://www.sitronix.com.tw/sitronix/product.nsf/Doc/ST7066U?OpenDocument
 Detailed Data Sheet on PowerTip Character LCD
http://www.rapidelectronics.co.uk/images/siteimg/57-0910e.PDF
 Samsung S6A0069X Character LCD Controller
http://www.samsung.com/Products/Semiconductor/DisplayDriverIC/MobileDDI/BWSTN
/S6A0069X/S6A0069X.htm

UG230 (v1.0) March 9, 2006
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Chapter 6
VGA Display Port

The Spartan-3E Starter Kit board includes a VGA display port via a DB15 connector.
Connect this port directly to most PC monitors or flat-panel LCDs using a standard
monitor cable. As shown in Figure 6-1, the VGA connector is the left-most connector
along the top of the board.
Pin 5 Pin 1
Pin 10 Pin 6
Pin 15 Pin 11
DB15 VGA Connector
(front view)
DB15
Connector
270
Red
1 (H14) VGA_RED
6
11 Green
270 
2  (H15) VGA_GREEN
7
12 Blue 270
3 (G15) VGA_BLUE
8 Horizontal Sync 82.5
13 (F15) VGA_HSYNC
4
9 Vertical Sync 82.5 
14 (F14) VGA_VSYNC
5
10 (xx) = FPGA pin number
15
GND UG230_c6_01_021706
Figure 6-1: VGA Connections from Spartan-3E Starter Kit Board
The Spartan-3E FPGA directly drives the five VGA signals via resistors. Each color line
has a series resistor, with one bit each for VGA_RED, VGA_GREEN, and VGA_BLUE.
The series resistor, in combination with the 75Ω termination built into the VGA cable,
ensures that the color signals remain in the VGA-specified 0V to 0.7V range. The
VGA_HSYNC and VGA_VSYNC signals using LVTTL or LVCMOS33 I/O standard
drive levels. Drive the VGA_RED, VGA_GREEN, and VGA_BLUE signals High or Low
to generate the eight colors shown in Table 6-1.

UG230 (v1.0) March 9, 2006
R
Chapter 6: VGA Display Port
Table 6-1: 3-Bit Display Color Codes

VGA_RED VGA_GREEN VGA_BLUE Resulting Color
0 0 0 Black
0 0 1 Blue
0 1 0 Green
0 1 1 Cyan
1 0 0 Red
1 0 1 Magenta
1 1 0 Yellow
1 1 1 White
VGA signal timing is specified, published, copyrighted, and sold by the Video Electronics
Standards Association (VESA). The following VGA system and timing information is
provided as an example of how the FPGA might drive VGA monitor in 640 by 480 mode.
For more precise information or for information on higher VGA frequencies, refer to
documents available on the VESA website or other electronics websites (see “Related
Resources,” page 57).
Signal Timing for a 60 Hz, 640x480 VGA Display

CRT-based VGA displays use amplitude-modulated, moving electron beams (or cathode
rays) to display information on a phosphor-coated screen. LCDs use an array of switches
that can impose a voltage across a small amount of liquid crystal, thereby changing light
permittivity through the crystal on a pixel-by-pixel basis. Although the following
description is limited to CRT displays, LCDs have evolved to use the same signal timings
as CRT displays. Consequently, the following discussion pertains to both CRTs and
LCDs.
Within a CRT display, current waveforms pass through the coils to produce magnetic
fields that deflect electron beams to transverse the display surface in a raster pattern,
horizontally from left to right and vertically from top to bottom. As shown in Figure 6-2,
information is only displayed when the beam is moving in the forward direction—left to
right and top to bottom—and not during the time the beam returns back to the left or top
edge of the display. Much of the potential display time is therefore lost in blanking
periods when the beam is reset and stabilized to begin a new horizontal or vertical
display pass.

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Signal Timing for a 60 Hz, 640x480 VGA Display
pixel 0,0 pixel 0,639
640 pixels are displayed each

time the beam traverses the screen
VGA Display
Retrace: No
Current information
through the pixel 479,0pixel 479,639 is displayed
horizontal during
deflection this time
coil
Stable current ramp: Information is
displayed during this time
Total horizontal time
Horizontal display time retrace time

time
"front porch"
"front porch"
HS
Horizontal sync signal "back porch"

sets the retrace frequency UG230_c6_02_021706
Figure 6-2: CRT Display Timing Example
The display resolution defines the size of the beams, the frequency at which the beam
traces across the display, and the frequency at which the electron beam is modulated.
Modern VGA displays support multiple display resolutions, and the VGA controller
dictates the resolution by producing timing signals to control the raster patterns. The
controller produces TTL-level synchronizing pulses that set the frequency at which
current flows through the deflection coils, and it ensures that pixel or video data is
applied to the electron guns at the correct time.
Video data typically comes from a video refresh memory with one or more bytes
assigned to each pixel location. The Spartan-3E Starter Kit board uses three bits per pixel,
producing one of the eight possible colors shown in Table 6-1. The controller indexes into
the video data buffer as the beams move across the display. The controller then retrieves
and applies video data to the display at precisely the time the electron beam is moving
across a given pixel.

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As shown in Figure 6-2, the VGA controller generates the horizontal sync (HS) and
vertical sync (VS) timings signals and coordinates the delivery of video data on each
pixel clock. The pixel clock defines the time available to display one pixel of information.
The VS signal defines the refresh frequency of the display, or the frequency at which all
information on the display is redrawn. The minimum refresh frequency is a function of
the display’s phosphor and electron beam intensity, with practical refresh frequencies in
the 60 Hz to 120 Hz range. The number of horizontal lines displayed at a given refresh
frequency defines the horizontal retrace frequency.
VGA Signal Timing

The signal timings in Table 6-2 are derived for a 640-pixel by 480-row display using a
25 MHz pixel clock and 60 Hz ± 1 refresh. Figure 6-3 shows the relation between each of
the timing symbols. The timing for the sync pulse width (TPW) and front and back porch
intervals (TFP and TBP) are based on observations from various VGA displays. The front
and back porch intervals are the pre- and post-sync pulse times. Information cannot be
displayed during these times.
Table 6-2: 640x480 Mode VGA Timing
Vertical Sync Horizontal Sync
Symbol Parameter
Time Clocks Lines Time Clocks
TS Sync pulse time 16.7 ms 416,800 521 32 µs 800
TDISP Display time 15.36 ms 384,000 480 25.6 µs 640
TPW Pulse width 64 µs 1,600 2 3.84 µs 96
TFP Front porch 320 µs 8,000 10 640 ns 16
TBP Back porch 928 µs 23,200 29 1.92 µs 48
TS
Tfp
Tdisp
Tpw Tbp
UG230_c6_03_021706
Figure 6-3: VGA Control Timing
Generally, a counter clocked by the pixel clock controls the horizontal timing. Decoded
counter values generate the HS signal. This counter tracks the current pixel display
location on a given row.
A separate counter tracks the vertical timing. The vertical-sync counter increments with
each HS pulse and decoded values generate the VS signal. This counter tracks the current
display row. These two continuously running counters form the address into a video
display buffer. For example, the on-board DDR SDRAM provides an ideal display buffer.
No time relationship is specified between the onset of the HS pulse and the onset of the
VS pulse. Consequently, the counters can be arranged to easily form video RAM
addresses, or to minimize decoding logic for sync pulse generation.

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Figure 6-4 provides the UCF constraints for the VGA display port, including the I/O pin
assignment, the I/O standard used, the output slew rate, and the output drive current.
NET "VGA_RED" LOC = "H14" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = FAST ;

NET "VGA_GREEN" LOC = "H15" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = FAST
; NET "VGA_BLUE" LOC = "G15" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = FAST
; NET "VGA_HSYNC" LOC = "F15" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW =
FAST ; NET "VGA_VSYNC" LOC = "F14" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW
= FAST ;
Figure 6-4: UCF Constraints for VGA Display Port
Related Resources
 VESA
http://www.vesa.org
 VGA timing information
http://www.epanorama.net/documents/pc/vga_timing.html

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UG230 (v1.0) March 9, 2006
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Chapter 7
RS-232 Serial Ports

Overview
As shown in Figure 7-1, the Spartan-3E Starter Kit board has two RS-232 serial ports: a
female DB9 DCE connector and a male DTE connector. The DCE-style port connects
directly to the serial port connector available on most personal computers and
workstations via a standard straight-through serial cable. Null modem, gender changers,
or crossover cables are not required.
Use the DTE-style connector to control other RS-232 peripherals, such as modems or
printers, or perform simple loopback testing with the DCE connector.
Standard Standard RS-232

Peripheral
9-pin serial 9-pin serial TALK/DATA

cable cable TALK RS CS TR RD TD CD
DCE DTE Pin 5 Pin 1
Pin 9 Pin 6
DB9 Serial Port Connector
(front view)
DCE DTE
Female Male DB9
DB9
54321
54321
9 8 7 6
9 8 7 6 J10
J9
GND GND
RS-232 Voltage Translator (IC2)

RS232_DTE_RXD
RS232_DCE_RXD
RS232_DCE_TXD
RS232_DTE_TXD
(R7) (M14) (U8) (M13)

Spartan-3E FPGA
UG230_c7_01_022006
Figure 7-1: RS-232 Serial Ports

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Chapter 7: RS-232 Serial Ports
Figure 7-1 shows the connection between the FPGA and the two DB9 connectors. The
FPGA supplies serial output data using LVTTL or LVCMOS levels to the Maxim device,
which in turn, converts the logic value to the appropriate RS-232 voltage level. Likewise,
the Maxim device converts the RS-232 serial input data to LVTTL levels for the FPGA. A
series resistor between the Maxim output pin and the FPGA’s RXD pin protects against
accidental logic conflicts.
Hardware flow control is not supported on the connector. The port’s DCD, DTR, and
DSR signals connect together, as shown in Figure 7-1. Similarly, the port’s RTS and CTS
signals connect together.

Figure 7-2 and Figure 7-3 provide the UCF constraints for the DTE and DCE RS-232
ports, respectively, including the I/O pin assignment and the I/O standard used.
NET "RS232_DTE_RXD" LOC = "U8" | IOSTANDARD = LVTTL ;

NET "RS232_DTE_TXD" LOC = "M13" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ;
Figure 7-2: UCF Location Constraints for DTE RS-232 Serial Port
NET "RS232_DCE_RXD" LOC = "R7" | IOSTANDARD = LVTTL ;

NET "RS232_DCE_TXD" LOC = "M14" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ;
Figure 7-3: UCF Location Constraints for DCE RS-232 Serial Port

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Chapter 8
PS/2 Mouse/Keyboard Port

The Spartan-3E Starter Kit board includes a PS/2 mouse/keyboard port and the
standard 6-pin mini-DIN connector, labeled J14 on the board. Figure 8-1 shows the PS/2
connector, and Table 8-1 shows the signals on the connector. Only pins 1 and 5 of the
connector attach to the FPGA.
270
PS2_DATA: (G13)
2 1
4 3
6 5 270
PS2_CLK: (G14)
UG230_c8_01_021806
Figure 8-1: PS/2 Connector Location and Signals
Table 8-1: PS/2 Connector Pinout

PS/2 DIN Pin Signal FPGA Pin
1 DATA (PS2_DATA) G13
2 Reserved G13
3 GND GND
4 +5V —
5 CLK (PS2_CLK) G14
6 Reserved G13
Both a PC mouse and keyboard use the two-wire PS/2 serial bus to communicate with a
host device, the Spartan-3E FPGA in this case. The PS/2 bus includes both clock and
data. Both a mouse and keyboard drive the bus with identical signal timings and both
use 11-bit words that include a start, stop and odd parity bit. However, the data packets
are

UG230 (v1.0) March 9, 2006
R
Chapter 8: PS/2 Mouse/Keyboard Port
organized differently for a mouse and keyboard. Furthermore, the keyboard

interface allows bidirectional data transfers so the host device can illuminate state
LEDs on the keyboard.
The PS/2 bus timing appears in Table 8-2 and Figure 8-2. The clock and data signals are
only driven when data transfers occur; otherwise they are held in the idle state at logic
High. The timing defines signal requirements for mouse-to-host communications and
bidirectional keyboard communications. As shown in Figure 8-2, the attached keyboard
or mouse writes a bit on the data line when the clock signal is High, and the host reads
the data line when the clock signal is Low.
Table 8-2: PS/2 Bus Timing
Symbol Parameter Min Max
TCK Clock High or Low Time 30 s 50 s
TSU Data-to-clock Setup Time 5 s 25 s
THLD Clock-to-data Hold Time 5 s 25 s
TCK TCK
Edge 0 Edge 10
CLK (PS2C)
THLD
TSU
DATA (PS2D)
'1' stop bit

'0' start bit
UG230_c8_02_021806
Figure 8-2: PS/2 Bus Timing Waveforms
Keyboard
The keyboard uses open-collector drivers so that either the keyboard or the host can
drive the two-wire bus. If the host never sends data to the keyboard, then the host can
use simple input pins.
A PS/2-style keyboard uses scan codes to communicate key press data. Nearly all
keyboards in use today are PS/2 style. Each key has a single, unique scan code that is sent
whenever the corresponding key is pressed. The scan codes for most keys appear in
Figure 8-3.
If the key is pressed and held, the keyboard repeatedly sends the scan code every 100 ms
or so. When a key is released, the keyboard sends an “F0” key-up code, followed by the
scan code of the released key. The keyboard sends the same scan code, regardless if a key
has different shift and non-shift characters and regardless whether the Shift key is
pressed or not. The host determines which character is intended.
Some keys, called extended keys, send an “E0” ahead of the scan code and furthermore,
they might send more than one scan code. When an extended key is released, an “E0 F0”
key-up code is sent, followed by the scan code.

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Prefacio: Acerca de esta guía

Capítulo 1: Introducción y visión general

Capítulo 2: Interruptores, botones, y el mando

Capítulo 3: Fuentes de reloj

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Capítulo 4: Opciones de configuración de la FPGA

Capítulo 5: Pantalla LCD del carácter

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Capítulo 6: Puerto VGA Display

Capítulo 7: RS-232 puertos serie

Capítulo 8: Mouse PS / 2 / puerto de teclado

Capítulo 9: digital a analógico (DAC)

Capítulo 10: Circuito analógico de captura

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Capítulo 11: Intel StrataFlash Paralelo NOR flash PROM

Capítulo 12: SPI Serial Flash

Capítulo 13: DDR SDRAM

Capítulo 14: interfaz de capa física de Ethernet 10/100

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Capítulo 15: conectores de expansión

Capítulo 16: XC2C64A CoolRunner-II CPLD

Capítulo 17: DS2432 1-Wire SHA-1 EEPROM

Linear Technology ADC y DAC ................................................................................ 150

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Apéndice B: Ejemplo Restricciones de usuario de archivos (UCF)

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acerca de esta guía

Spartan-3E Start Kit Board User Guide www.xilinx.com 9

Preface: About This Guide

 Capítulo 5, “pantalla LCD del carácter” describe la funcionalidad de la pantalla

10 www.xilinx.com Spartan-3E Start Kit Board User Guide

Intruducción y resumen general

Elegir la Junta Starter Kit para sus necesidades

Spartan-3E FPGA características y las funciones de procesamiento Embedded

Aprendizaje Xilinx FPGA, CPLD, ISE y Desarrollo Básico de software

Spartan-3 placas de desarrollo Generación avanzada

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Chapter 1: Introduction and Overview

desarrollo avanzado en un tablero con periféricos adicionales y la lógica FPGA,

Componentes y Características clave

12 www.xilinx.com Spartan-3E Starter Kit Board User Guide

 Cuatro interruptores de pulsador

Métodos de configuración a montones!

Voltajes para todas las aplicaciones

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Chapter 1: Introduction and Overview

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Interruptores, botones, y el mando

SW3 SW2 SW1 SW0

Figura 2-1: Interruptores cuatro Slide

Restricciones UCF Ubicación

Chapter 1: Introduction and Overview

medio de una transición.

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Chapter 2: Switches, Buttons, and Knob

RED "SW <0>" LOC = "L13" | IoStandard = LVTTL |

Figura 2-2: Restricciones UCF para Conmutadores deslizantes

Giratorio y deslizante interruptor de botón

Figura 2-3: Cuatro Pulsador Interruptores Surround Rotary Push-Button

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