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Circuitos Secuenciales
Por:
Carlos A. Fajardo
cafajar@uis.edu.co
R S Q Q'
0 0 NC NC
0 1 1 1
1 0 0 0
1 1 0 0
Latch S’-R’(Activo en Bajo)
S' R' Q Q’
0 0 1 1
0 1 1 0
1 0 0 1
1 1 NC NC
Latch S-R con habilitación
T. Característica
C S R Q Q'
0 x x NC NC
1 0 0 NC NC
1 0 1 0 1
1 1 0 1 0
1 1 1 0 0
Latch D
T. Característica
D Q Q'
0 0 1
1 1 0
Circuitos Secuenciales Síncronos
Flip - Flops
UIS - Sistemas Digitales
Circuitos Secuenciales Síncronos
• Los cambios ocurren “al mismo tiempo”.
• Su funcionamiento está dirigido o
sincronizado por una señal de reloj.
CLK
D S Q
R Q’
S Q
J
K Q’
R
0
D Q
1
T Registro
clk
Pre-Set
D Q
Clk
Las entradas de
Pre-set y Reset
Pueden ser Síncronas
Reset
o Asíncronas.
Entradas de Reset
D Q
Clk
Las entradas de
Reset (R) Pueden ser
R Síncronas
o Asíncronas.
Entradas de Reset
D Q
Clk
R
Flip Flip D (Reset Síncrono)
D
D Q
‘0’
R Clk
Flip Flip D (Reset Síncrono)
D
D Q D Q
‘0’
R Clk Clk
R
Flip Flip D (Reset Asíncrono)
Flip – Flop tipo de con
Enable y Reset.
D Q
Clk
E
Flip Flop con Enable
D Q
D
E Clk
D Q D Q
D
E Clk Clk
8 8
D Q
Clk
E
Reset
Tiempos importantes
– Retardos de
propagación
– Tiempos de
establecimiento:
–Tiempo de establecimiento,
setup time, ts
–Tiempo de mantenimiento,
hold time, th
– Frecuencia máxima de
reloj
Par
Impar