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486
Información
Desarrollador Intel
Intel
IBM
AMD
Texas Instruments
Fabricante
Harris Semiconductor
UMC
SGS Thomson
Fecha de
1989
lanzamiento
Descontinuación 1997
Datos técnicos
Frecuencia de
16MHz — 100MHz
reloj de CPU
Velocidad de
16 — 50
FSB
Longitud del
1µm — 0,6µm
canal MOSFET
Conjunto de x86 (IA-32) including x87 for DX
instrucciones models
Empaquetados
PGA (socket 1, 2, 3, 6)
196-pin PQFP
Cronología
Intel 80386 486 Intel Pentium
Los Intel 80486 (i486, 486) son una familia de microprocesadores de 32 bits con
arquitectura x86 diseñados y fabricados por Intel Corporation y también fabricados
mediante licencia o ingeniería inversa por otras empresas como IBM, Texas Instruments,
AMD, Cyrix y Chips and Technologies con diseños distintos o clonados.
Los i486 son muy similares a sus predecesores, los Intel 80386. Las diferencias principales
son que los i486 tienen un conjunto de instrucciones optimizado, una unidad de coma
flotante y un caché unificado integrados en el propio circuito integrado del microprocesador
y una unidad de interfaz de bus mejorada. Estas mejoras hacen que los i486 sean el doble
de rápidos que un i386 e i387 a la misma frecuencia de reloj. De todos modos, algunos i486
de gama baja son más lentos que los i386 más rápidos.
Existió un 80486 de 133 MHz fabricado por AMD denominado Am5x86-P75 que disponía
de 16 KB de caché L1, arquitectura de 0,35 micras (contra las 0,6 micras de los modelos
anteriores), un multiplicador de 4x y FSB de 33 MT/s, del cual se fabricaron también
diferentes versiones con diferente voltaje y diferente encapsulación, de 3,3 V y 3,45 V,
posibilitando una enorme capacidad para el overclock que le permitía subir hasta los
160 MHz, equiparando su rendimiento con el de un Pentium-90. Posteriormente AMD
diseñó el Am5x86-P75+ de 150 MHz, 16 KB de caché L1, multiplicador 3x y FSB de
55 MT/s a 3,45 V, haciéndolo el procesador 80486 más potente jamás fabricado, del cual
apenas se comercializaron unidades siendo un preciado objeto de colección entre
aficionados.
Índice
1 Variantes del i486
2 Duplicación y triplicación de reloj
3 Instrucciones a nivel de aplicación
o 3.1 Instrucción de permutación de bytes BSWAP reg32
o 3.2 Instrucción de intercambio y suma XADD r/m, reg
3.2.1 Ejemplo
o 3.3 Instrucción de comparación e intercambio CMPNCHG r m,reg
4 Nuevas instrucciones a nivel de sistema
o 4.1 Carga y almacenamiento de registros de prueba MOV TRn, reg32
o 4.2 Invalidación del contenido de la caché INVD
o 4.3 Invalidación de la caché previa actualización de la memoria WBINVD
o 4.4 Invalidación de una entrada de la TLB (Translation Loackside Buffer)
5 Registros de prueba de la TLB
6 Registros de prueba de la caché interna
o 6.1 TR4
o 6.2 TR5
o 6.3 Tipos de datos
7 Véase también
8 Enlaces externos
Hay varias variantes del diseño básico del i486, entre las que se encuentran:
Intel designó con el sufijo «2» a los microprocesadores que empleaban duplicación de
frecuencia de reloj. La frecuencia indicada en el microprocesador correspondía a la
frecuencia ya duplicada. Por ejemplo, el 80486 DX2 de 66 MHz tenía un reloj de 33 MHz
en el motherboard. El público no informado aceptó el sufijo «2» como un signo de
superioridad, y se generalizó la creencia de que un 486 de 66 MHz duplicaba a 132 MHz.
De manera aparentemente contradictoria, la mayoría de los test de velocidad mostraban que
una PC con un microprocesador de 40 MHz (sin duplicación de velocidad) era más rápido
que uno de 50 MHz (25 MHz con duplicación de velocidad).
De una manera sorprendente, Intel designó con el sufijo «4» en lugar de «3» a los
microprocesadores que empleaban triplicación de frecuencia de reloj, lo que hacía al
público no informado sobrestimar la capacidad de estos microprocesadores. De este modo,
un 486 de 100 MHz tenía una frecuencia de reloj de 33 MHz, y la frecuencia triplicada
llegaba a 99 MHz.
La tercera instrucción añadida tiene por misión facilitar el acceso a banco de datos de otros
procesadores como los creados para ser utilizados en ordenadores IBM o equipos con
microprocesadores Motorola.
La instrucción BSWAP sirve para invertir el orden de los bytes en una palabra de 32 bits.
Convierte una palabra almacenada con el objeto de menor peso en la dirección más baja en
otra que tenga los mismos, pero con el octeto de menor peso en la dirección más alta.
Proporciona mejor rendimiento en aritmética ASCII y BCD, ya que se procesan 4 octetos
en lugar de uno solo.
Es una instrucción que solo actúa sobre registros de 32 bits y se ejecuta en un ciclo de reloj.
EAX 12345678H
BSWAP EAX
EAX 78563412H
Usa dos operandos del mismo tamaño 8, 16 o 32 bits. El segundo debe ser un registro. El
primero puede ser un registro o un operando en memoria.
Ejemplo
XADD OPLOP2
; OP2:=OP1
; OP1:= OP1 + OP2
IMOTEP ; OP3:=GATO
IMOTEP,IMOTEP,IMOTEP,IMOTEP
ERROR LOG
MOV EAX, 1
LOCK XADD N, FAX
Necesita tres operandos del mismo tamaño 8, 16 o 32 bits. El segundo debe ser un registro.
El primero puede ser un registro o un operando en memoria. El tercero debe ser implícito:
el acumulador (AL, AX, EAX, dependiendo del tamaño de los otros operandos). Se ejecuta
en seis o siete ciclos de reloj si la comparación resulta cierta o hasta diez si es falsa.
CMPXCHG DEST.ORGIA
; IF DEST=ACUM
THEN DEST: ORGIA
; ELSE ACUM: =DEST
Como en el 486 existen tres nuevos registros relacionados con la caché interna, la función
MOV también puede acceder a ellos.
Invalidación del contenido de la caché INVD
Con esta se invalida totalmente el contenido de la caché interna y se genera un ciclo de bus
para indicar que a su vez las cachés externas deban invalidar sus contenidos. La instrucción
se ejecuta en cuatro ciclos de reloj.
Con esta se invalida totalmente el contenido de la caché interna y se genera dos ciclos de
bus la primera indica a las cachés de tipo de escritura obligada que deberán actualizar la
memoria principal. Para indicar a la segunda que a su vez las cachés externas deban
invalidar sus contenidos. La instrucción se ejecuta en 5 ciclos de reloj.
Genera una dirección virtual a partir del operando dado e invalida la correspondiente
entrada de la caché de la tabla de páginas, la TLB. Invalida la entrada de la TLB que
referencia a la página que incluye la dirección del operando en memoria dado. Esta
instrucción codifica como INVLPG m y se ejecuta en doce ciclos.
El registro TR6 no se ha modificado respecto al del 386. El TR7añade algunos bits más.
Estos son:
TR5
CTL:
o 00: Escritura o lectura de la memoria intermedia de la caché.
o 01: Escritura de la caché.
o 10: Lectura de la caché.
o 11: invalidación de la caché. Se invalidan todas las posiciones.
ENT. En lectura/escritura de la caché selecciona una de las cuatro vías del sector
seleccionado. En R/W de la memoria intermedia de la caché, selecciona una de las
cuatro dobles palabras que componen la línea.
Tipos de datos
Ordinales
Enteros
Reales
Empaquetados BCD
Cadenas de 8, 16 y 32 bit
Cadenas de 64 a 4 Gbit
Caracteres ASCII de 8 bit