UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS Ciclo Académico 2015 - II

FACULTAD DE INGENIERÍA ELÉCTRONICA Y ELECTRICA Fecha: 07-12-2015

ESCUELAS ACADEMICO PROFESIONALES Duración: 2 Horas

CURSO: ________DISEÑO DIGITAL__________________________________ COD. CURSO:

TIPO DE PRUEBA: PRACTICA No. Ex. PARCIAL EX. FINAL EX. SUST.

1. PREGUNTA 1: Se desea implementar un procesador monociclo con las soguientes

características:

◦ Un banco de 4 registros de 8 bits c/u (R0,R1,R2 y R3)

◦ Un ALU con las siguientes caracteristicas:

▪ F=A+B

▪ F=A-B

▪ F=B

▪ F = A AND B

▪ F = A OR B

▪ F = A XOR B

▪ F = NOT B

◦ Las operaciones se pueden realizar entre:

▪ Reg = Reg VS Reg

▪ Reg = Reg VS Literal

▪ Reg = Reg Vs Memoria (acceso indirecto: el puntero puede ser cualquiera de los
registros)

◦ Sólo se puede escribir en memoria un registro sin pasar por el ALU.

 Dibujar la ruta de datos ... 2 puntos

 Encontrar la palabra de comando optimizada .... 3 puntos

 Indicar las instrucciones posibles .... 1 punto

 Indicar las instrucciones para realizar la siguiente operación: D = 3*A – 2*B – C, donde A, B, C
y D corresponden a las direcciones 20H, 21H,22H y 23H de la memoria de datos ..... 2 puntos

 Escribir el código VHDL de la ruta de datos, asuma que existen los componentes
BANCO_REG, ALU y BRAM .... 4 puntos
2. PREGUNTA 2: Utilizando el componente FF_D implementar el siguiente circuito (4 puntos):

3. PREGUNTA 3: Se desea implementar un circuito que genere el bit de paridad

impar de un dato de 8 bits (data_in) que llega serialmente. La secuencia de
los datos se inicia con un bit de START que siempre es 0, seguido de los 8
bits de datos. La secuencia original (data_in) no tiene el bit de paridad (4

puntos).
Se debe generar la cadena de salida (data_out) de manera seguida a la cadena
de entrada (data_in) pero con el bit de paridad impar después del octavo bit de
dato (un ejemplo se muestra en el gráfico anterior).

EL PROFESOR