UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad Del Perú, Decana de América)

FACULTAD DE INGENIERIA ELECTRÓNICA Y

ELÉCTRICA

INFORME PREVIO 02
CURSO: LABORATORIO MICROELECTRÓNICA
PROFESOR: Dr. RUBÉN ALARCÓN MATUTI
ALUMNO: PAUCAR AYLLÒN CHRISTIAN
CODIGO: 14190098

LIMA – PERÚ

2019
PREGUNTAS PARES:

2. Diseñar la función dada usando el estilo CMOS estático

VISTA EN 3D
4. Diseñar la función dada usando el estilo CMOS dinámico. Use el DT(*) dado.

𝑭(𝑿𝟏, 𝑿𝟐, 𝑿𝟑, 𝑿𝟒) = 𝑿𝟏. 𝑿𝟐 + 𝑿𝟑. 𝑿𝟒

Para un CMOS dinámico se tiene que tener en cuenta:

Debido a que la expresión de la función F está negada, será sencillo hacer el circuito ya
que se conoce el árbol de pull-down.
LAYOUT del circuito:

Simulación, considerando DT (*):

VISTA 3D

HALLANDO EL AREA RESPECTIVO

El área en proporción en las longitudes de landa tenemos los siguientes datos: altura =
45 λ y el ancho 58λ. Donde λ= 0.125 um

Área = 45 λ* 58 λ = 40.78 u𝑚2

6. Diseñar en cascada la función G mediante la función F, usando el estilo DINÁMICO CMOS
DOMINÓ. Use el DT dado.

𝑮(𝑿𝟏 , 𝑿𝟐 , 𝑿𝟑 ) = 𝑭 𝒙𝒐𝒓 𝑿𝟑 𝑭(𝑿𝟏 , 𝑿𝟐 ) = 𝑿𝟏 𝒙𝒐𝒓 𝑿𝟐

Tabla de verdad

𝑿𝟑 𝑿𝟐 𝑿𝟏 F G
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 0 1

PULL-DOWN:

𝑮(𝑿𝟏 , 𝑿𝟐 , 𝑿𝟑 ) = 𝑭 𝒙𝒐𝒓 𝑿𝟑 𝑭(𝑿𝟏 , 𝑿𝟐 ) = 𝑿𝟏 𝒙𝒐𝒓 𝑿𝟐

LAYOUT
Simulación

 Frecuencia Máxima de Operación:

1 1
𝑓𝑚á𝑥 = 𝑇𝑝𝑚á𝑥 = 598𝑝𝑠
= 1.67 𝐺ℎ𝑧

PREGUNTAS OBLIGATORIAS

10. El circuito de la figura es un multiplicador de frecuencia. Si en la entrada se tiene

una señal de reloj de frecuencia f, la salida será de 2f.
En la línea de retraso de inversores, incrementar las dimensiones W/L de los
transistores para usar menos de CINCO inversores en total. Se pide diseñar el
circuito, hacer el LAYOUT y verificar la simulación.
Solución:
 Circuito esquemático:

 LAYOUT:

 Simulación:
La frecuencia máxima de operación se halla como la inversa del retardo
máximo:
1 1
𝐹𝑚𝑎𝑥 = = = 28.57 𝐺𝐻𝑧
𝑇𝑃𝑚𝑎𝑥 35𝑝𝑠