COMPARACIÓN DE LENGUAJES VHDL, VERILOG, ABEL

Hay muchos libros que hablan de lenguajes como VERILOG, VHDL, ABEL, etc.
Principalmente de VHDL ya que es más conocido en américa a diferencia de
VERILOG que es más usado en otros continentes.

Sabemos que para garantizar un correcto diseño digital se priorizar la regla de 70 -

30 que es recomendable para cualquier lenguaje de programación.

A continuación, mencionaremos unas diferencias que existen entre lenguajes que

se usan para escribir hardware (HDL)

Sabemos que VHDL nos ayuda a simular el diseño antes de empezar la

manufactura de algún producto, esto facilita mucho el trabajo de los diseñadores.

Por otra parte VERILOG es muy similar a lenguaje C y también usa estándares
IEEE, en este caso usamos IEEE STANDARD 1364.

En VERILOG describimos el circuito usando unidades llamadas módulos. Un

módulo tiene 2 partes la declaración de puertos y el cuerpo del este, estos serían
muy similares a los ENTITY y ARQUITECTURE de VHDL.

Podemos inferir que se reduce las líneas de código que necesitaríamos para
describir cierto circuito si usamos VERILOG, pero una de las ventajas que nos da
VHDL es que podemos ser más cuidadosos con los detalles usando ese lenguaje.

Por otra parte existe ABEL que usa ecuaciones, tablas de verdad, diagramas de
estados, etc. Esto para ayudar a optimizar y simular sin un dispositivo en
específico o la asignación de pines.

Aunque VERILOG y VHDL son los más populares debido a su gran cantidad de
recursos, ABEL se sigue usando por muchos programadores de PLDS en el
mundo