Diseno de Un Oscilador Controlado Por Tension VCO PDF

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Diseño de un oscilador controlado por tensión (VCO) en tecnología SiGe 0.35

µm para el estándar DVB-H
Article · January 2009

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3 authors, including:
Javier Del Pino S. L. Khemchandani

Universidad de Las Palmas de Gran Canaria Universidad de Las Palmas de Gran Canaria
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DISEÑO DE UN OSCILADOR
CONTROLADO POR TENSIÓN (VCO)
EN TECNOLOGÍA SiGe 0.35 µm PARA
EL ESTÁNDAR DVB-H
Autor: Gerardo Betancort González Titulación: Ingeniería Electrónica

Fecha: Septiembre 2006 Tutores: Francisco Javier del Pino Suárez
Sunil Lalchand Khemchandani
Diseño de un oscilador controlado por tensión (VCO) en tecnología SiGe 0.35 µm para el estándar DVB-H
Estructura del proyecto
Introducción
Conceptos básicos de los osciladores
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Desarrollo del núcleo del oscilador
Bloque II
Diseño final del VCO
Layout del oscilador
Conclusiones
Bloque III
Presupuesto
Gerardo Betancort González Septiembre 2006

Introducción

Introducción
DVB-H es una adaptación de DVB-T

– Con requisitos de dispositivos móviles (muy bajo consumo)
– Con posibilidades TCP/IP
Gestión del consumo de batería

Handover eficaz¿Qué es la DVB-H?
Escalabilidad y flexibilidad
Cobertura mundial
El estándar se recoge en ETSI EN 302 304 V1.1.1

Introducción
3G es una tecnología costosa
El broadcasting es una técnica más barata
¿Por qué la DVB-H?

Los dispositivos handheld tienen particulares
requerimientos en términos de consumo de
potencia, tamaño de pantalla y movilidad

Introducción
Tx RF
Rx RF

Introducción
El receptor DVB-H
DEMODULADOR
CABEZAL RF ADC
DIGITAL

Introducción
El cabezal DVB-H
Etapa RF
Mezclador Etapa IF
Sintetizador

Introducción
El PPL ideal
Kd F(s) Kv
Φr Detector Vd Filtro paso Vc Φo

de fase bajo
VCO
Φo

Introducción
El Sintetizador
Kd F(s) Kv
Φ o=N·Φ r
Φ r,fr Vd Filtro paso Vc fo=N·fr
Detector
de fase bajo
VCO
Φ o/N,fo/N
÷N

Introducción
Banda de frecuencias DVB-H
Frecuencia inferior Frecuencia superior

Banda
(MHz) (MHz)
UHF 470 862
fc = 470MHz + 4MHz + ( N − 21) ⋅ 8MHz, N = 21,...,69

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto


El VCO
⎛⎛ t ⎞ ⎞
Vo = Vc ⋅ cos ⎜⎜ ⎜⎜ 2·π ·KVCO ∫ Vtune dt + f o ⎟⎟ t ⎟⎟
⎝⎝ 0 ⎠ ⎠
Vtune 1
f ω1 ω
Vtune 2
f ω2 ω
Vtune 3
f ω3 ω


El VCO
IDEAL
t ωO ω
REAL
armónicos de orden impar
ruido de fase
noise floor
ωO 3ωO 5ωO ω
t
∆t (jitter)
Vo = (Vc + ε ( t ) ) ⋅ cos (ω t + θ ( t ) )
o


Teoría básica
+
A
- condición de arranque
A·B > 1
B
⏐AB⏐ (dB)
⏐AB⏐ > 0 dB condición de Barkhausen

0 dB f
=
⎧⎪ A·B 1 = 0dB ⎫⎪
⎨ ⎬
⎩⎪∠A·B = 180º
α[AB]
⎭⎪
180º


Clasificación
– RC
Presentan un área pequeña, pero consumen más potencia y
producen mucho más ruido.
Topologías típicas son: osciladores en anillo, osciladores basados en
integradores y los osciladores de relajación.
– LC
Suelen presentar una área mucho más grande (debido a los
elementos resonantes), pero el consumo y ruido asociado es
bastante menor.
Topologías típicas: los osciladores basados en tanques LC, los
basados en micro-strips, los basados en resonadores dieléctricos,
los osciladores a cristal y los osciladores SAW.


Oscilador LC
L C
ωO
ωo = 1
LC
R L C


Oscilador LC
io
gm vo
R L C Rn= -1/gm
R L C
VDD
VDD
R L C R L C R L C
R L C Rn= -2/gm
VDD
Rn


Oscilador LC
gm
– Estabilización de amplitud
Autolimitación gm-max
⎧io = tanh ( vi )
⎪
⎨ ∂io
⎪ gm = = sech ( vi )
⎩ ∂vi vi
CAG
VDD
R L C R L C
CAG


Parámetros característicos
– Frecuencia
– Margen de sintonía
– Constante de sintonía
1 ∆ ∆∆fla
nivel rendimiento
de armónicof =
potencia
potencia
TR =
o =pushing
pulling f
==
en
del
∆
f00 carga i PLPi
armónico
= =
– Nivel de armónicos 2·π LC
potenciaf 0 ZCC
potencia
del V DC
fundamental
L
PDCP1
– Rendimiento
– Pulling
– Pushing


– Ruido de fase
IDEAL REAL
ωO ω ωO ω
Vout = A·cos (ωot + Φ ) Vout = A·cos ⎡⎣ωot + Φ ( t )⎤⎦


L(∆f)
– Medida del ruido de fase 1/∆f3
dB Pportadora
1/∆f
1Hz L(∆ω)=Pc -PN(∆ω)

∆f
fo/2Q fc
PN(∆ω) (a)
L(∆f)
ωo ωo+∆ω ω 1/∆f3
∆ω
1/∆f2
– Modelo de Leeson fc fo/2Q

∆f
(b)
⎧⎛ fc ⎞ ⎛ fo ⎞ ⎫
2
L ( ∆f ) = −177( dBm ) − Pout ( dB ) + F ( dB ) + 10 log ⎨⎜ 1 + ⎟ ⎜1 + ⎟ ⎬

⎩ ⎝ ∆ f ⎠ ⎝ 2·Q · ∆ f ⎠ ⎭


– Problemas del ruido de fase
Receptor
señal canal
canal
deseada PAL-G
adyacente
SNR↓
SNR↓↓↓
ω1 ω2
ω1 ω2

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto

Tecnología S35D4

Tecnología S35D4
Componentes

Tecnología S35D4
Componentes
– El varactor
Varactor de unión pn: jvar
Varactor MOS: cvar

Tecnología S35D4
Componentes
– La bobina
Port
P1
Num=1
C L
C1 L1
C=Cox L=Ls
C
C3
C=Cp
C R
R
C2 R1
R2
C=Csub R=Rsub
R=Rs
Port
P2
Num=2

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto

Objetivos
Diseñar un VCO completamente integrado con la
tecnología S35D4 para el sintetizador del receptor
DVB-H con las características proporcionadas por el
estándar.
Rango de frecuencias a generar De 470 MHz a 862 MHz
Ruido de fase -107 dBc/Hz para un offset de 100 KHz

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto

Estado del arte

VCO de Patrick Antoine
– Batería de varactores MOS.

– Control analógico y digital.
– Impedancia negativa con
MOSFET p y n.
– Poco sensible a
perturbaciones externas
debido al regulador propio.

Estado del arte

VCO de Andreas Kämpe y Håkan Olsson
– Rango de sintonización de
una octava.
Vtune+
– Regulación digital de la
tensión de alimentación.
– Configuración antiparalelo
de los varactores.
Vtune-

Estado del arte

VCO de Jing-Hong Conan Zhan
– Condensador de degeneración de emisor.

– Mejora el ruido de fase.
– Resistencia negativa más eficiente.

Estado del arte

VCO de Dawn Wang y Xudong Wang
– La configuración CMOS
presenta mejor ruido de
fase para offset altos, y
en general es más
eficiente que la bipolar.
– Utiliza varactores MOS
y pn.

Estado del arte

VCO de Jen-Lung Liu
– Inductancias externas,
gran factor de calidad.
– Configuración emisor
común de los buffers de
salida.
– Configuración del divisor
capacitivo.

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto


Flujo de diseño 1ª) Determinación de las
especificaciones
2ª) Elección de la arquitectura
3ª) Diseño a nivel esquemático y

ADS simulaciones
¿Cumplen las No
especificaciones?
Sí
4ª) Diseño a nivel layout y
CADENCE simulaciones post-layout
Sí
¿Cumplen las No
especificaciones
generales?
5ª) Fabricación
6ª) Medida del diseño


Elección de la arquitectura


Cálculo de la densidad de corriente para mínimo ruido
V_DC
SRC1
R R
R1 R2
R=Rload R=Rload
L
L L2 V_DC
V_DC L1 Vmenos Vmas
SRC4
SRC3
npn121 npn121
Q2 2 Vmenos
Q3
Iref = dl· Area C

C1
C
C2
1
1
-
T1
1
-
3 T2
Term
Term2 Vmas
3
I_DC
SRC2 TF3
TF2
TF3
TF1
T1
T2
1
1
-
-
2 3
1
1 3
Term
Term1


Cálculo de la densidad de corriente para mínimo ruido
35
30
25 m1
N Fm in
20 m1
indep(m1)=0.025
plot_vs(NFmin, Iref)=22.884
15 freq=3.500000GHz
10
0.000 0.005 0.010 0.015 0.020 0.025 0.030 0.035 0.040 0.045 0.050
Iref


Amplificador de resistencia negativa
Zin m1 freq Zin

freq=2.200GHz 1.000 GHz -159.576 - j58.096
Zin=-143.675 - j125.124 1.100 GHz -158.688 - j63.831
1.200 GHz -157.718 - j69.544
1.300 GHz -156.666 - j75.234
I_AC 1.400 GHz -155.534 - j80.900
Vx 1.500 GHz -154.322 - j86.539
1.600 GHz -153.031 - j92.149
1.700 GHz -151.661 - j97.730
Vmas 1.800 GHz -150.215 - j103.279
Vmenos
Zin 1.900 GHz -148.692 - j108.794
npn121 npn121 -250 -200 -150 -100 -50 0 50 100 150 200 250 2.000 GHz -147.093 - j114.274
Q1 Q2 2.100 GHz -145.421 - j119.718
2.200 GHz -143.675 - j125.124
2.300 GHz -141.857 - j130.490
m1 2.400 GHz -139.969 - j135.816
2.500 GHz -138.010 - j141.099
2.600 GHz -135.984 - j146.338
2.700 GHz -133.890 - j151.532
2.800 GHz -131.730 - j156.679
2.900 GHz -129.506 - j161.779
3.000 GHz -127.219 - j166.831
I_DC 3.100 GHz -124.870 - j171.832
SRC1 3.200 GHz -122.460 - j176.783
Idc=Iref freq (1.000GHz to 3.500GHz) 3.300 GHz -119.992 - j181.681
3.400 GHz -117.466 - j186.527
3.500 GHz -114.885 - j191.319
Vx 2rπ 2 IC
Z in = = ≈− gm =
ix (1 − β ) gm VT

Elección del varactor
240
220
jvar
200
180
f0 varactor MOS
160
varactor PN
140
QCVAR
QJVAR
120
100
80
cvar
60
Vtune
40
20
0
0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6
freq, GHz


Diseño del tanque
1
fo =
V_DC
2·π LC
SRC4 L
L L1
L2
Banda Bobina (nH) Varactor (pF)

Init
Cond
C
InitCond C2 470 – 862 MHz 5 22.93 – 6.8
InitCond1
C
C1
0.6
Vmas Vmenos
0.4
npn121 npn121
Vmas-Vmenos
0.2
Q1 Q2
0.0
-0.2
-0.4
I_DC -0.6
SRC1
-0.8
Idc=Iref
66.2 66.4 66.6 66.8 67.0 67.2 67.4 67.6 67.8 68.0 68.2 68.4 68.6 68.8 69.0
time, nsec


El divisor capacitivo
800 INDQ INDQ m2

V_DC L1 L2 m1 m2
SRC4 time=22.25nsec time=24.25nsec
600 Vdivisor=0.385 Vdivisor=0.714
Cinferior=8.000000E-12 Cinferior=2.000000E-12
C C m1 Vcc
400 C1 C2
C
C=Ctanq C=Ctanq Y
1
Z1 =
C1
X C=Csuperior
j ⋅ w ⋅ Csuperior
200
Vdivisor, mV
Vb1 Vb2
0
npn121 R R npn121
Q1 R3 R4 Q2 Vdivisor
R=Rbias R=Rbias
-200
V_DC
C
1
-400 C SRC5 C C2
Z2 =
j ⋅ w ⋅ Cinferior
C3 Vdc=Vbias C4 C=Cinferior
C=Cbias C=Cbias
-600
-800 I_DC
20.8 21.0 21.2 21.4 SRC1 21.8
21.6 22.0 22.2 22.4 22.6 22.8 23.0 23.2 23.4 23.6 23.8 24.0 24.2 24.4 24.6 24.8 25.0 25.2 25.4 25.6
Idc=Iref
time, nsec


Diseño del tanque
Banda Bobina (nH) Varactor (pF)
V_DC
SRC4 INDQ INDQ
L1 L2 470 – 862 MHz 5 22.93 – 6.8
jvar jvar
X2 X1
1880 – 3448 MHz 5 1.43 – 0.42
X
Y
1880 – 3448 MHz 1 7.1 – 2.1
Vb1 Vb2 1880 – 3448 MHz 2 3.5 – 1

npn121 R R npn121
Q1 R3 R4 Q2
R=Rbias R=Rbias 1880 – 3448 MHz 0.8 8.5 – 2.6
C C
C3 C4
V_DC
SRC5
Vdc=Vbias
Capacidad inferior Capacidad superior
Varactores
(pF) (pF)
I_DC
1 varactor 1.84 3.64
SRC1
Idc=Iref 2 varactores 3.69 7.30
3 varactores 5.54 10.95


Diseño del tanque
V_DC L
L
SRC6 L2
V_DC
SRC4
L1
Vdc=Vtune Banda 940 – 1724 MHz
jvar jvar
X1 X2
Cálculos teóricos Resultados en
Valor capacitivo (pF)
SwitchV
(MHz) ADS (MHz)
C C L3
V
C8 C11
VtStep
C=C2 C=C2
1727 – 1281 1728 – 1233 Varactor + C1
SRC7
Vlow=0 V
1285 – 1066 1281 – 1030 Varactor + C1 + C2
t
SwitchV
Vhigh=3.3 V C C L4
V
Delay=60 nsec C9 C12
Rise=1 nsec C=C3 C=C3
VtStep
SRC8
X
InitCond
Y
1071 – 934 1067 – 907 Varactor + C1 + C2 + C3
t Vlow=0 V Init InitCond1
Vhigh=3.3 V Cond
Delay=120 nsec
Rise=1 nsec C C
C6 C5
Vb1 Vb2
npn121 R R
npn121
Q2
1 varactor 1.84 pF – 3.64 pF
Q1 R3 R4
R=Rbias R=Rbias
C C
C3 C4 C1 0.07 pF
V_DC
SRC5
Vdc=Vbias
C2 1.63 pF
I_DC
SRC1 C4 1.6 pF
Idc=Iref


Conmutador ideal
V_DC L
L
SRC6 L2 m6
L1 1.8E9
Vdc=Vtune
V_DC
SRC4 1.6E9
jvar jvar
X2 1.4E9 m4
X1 m5
1.2E9 m2 m3
Frecuencia
SwitchV
1.0E9 m1
C C L3
V
C8 C11
C=C2 C=C2 8.0E8 m2 m4 m6
time=45.33nsec time=95.09nsec time=170.8nsec
VtStep 6.0E8 Frecuencia=1.072E9 Frecuencia=1.289E9 Frecuencia=1.728E9
SRC7 Vtune=0.000000 Vtune=0.000000 Vtune=0.000000
t Vlow=0 V SwitchV 4.0E8
Vhigh=3.3 V
m1 m3 m5
C C L4
Delay=60 nsec
V time=34.60nsec time=85.03nsec time=144.8nsec
C9 C12 2.0E8
Rise=1 nsec C=C3 C=C3
Frecuencia=9.155E8 Frecuencia=1.039E9 Frecuencia=1.233E9
Vtune=3.300000 Vtune=3.300000 Vtune=3.300000
VtStep X Y 0.0
0 10 20 30 40 50 60 70 80 90 100 110 120 130 140 150 160 170 180
SRC8 InitCond
t Vlow=0 V Init InitCond1 time, nsec
Vhigh=3.3 V Cond
Delay=120 nsec
Rise=1 nsec C C
C6 C5 6
Vb1 Vb2
4
npn121
npn121 R R
Q2
Q1 R3 R4
2
R=Rbias R=Rbias
C C
X-Y
C3 C4 0
V_DC
SRC5 -2
Vdc=Vbias
-4
-6
I_DC
SRC1 0 10 20 30 40 50 60 70 80 90 100 110 120 130 140
Idc=Iref
time, nsec


Conmutador real
V_DC
V_DC L L
SRC6
SRC13 L1 L2
Vdc=Vtune
jvar jvar
X1 X2
3
vdp1
tx_gate
vdp1 vdn1
X3
nmosgate
VtStep VtStep In Out
2 SRC7 SRC9 C
pmosgate
C
t Vlow=0 V t Vlow=3.3 V C8 vdn1 C11
Vhigh=3.3 V Vhigh=0 V C=C2 vdp2 C=C2
Port Delay=35 nsec Delay=35 nsec tx_gate
1 nmosgate
nmosgate
X4
In Out
Num=3 vdp2 vdn2

C
pmosgate
C
VtStep VtStep C12 vdn2 C13
X-Y
SRC8 SRC10 X Y
0 t Vhigh=3.3 V t Vlow=3.3 V
C=C3 InitCond C=C3
Init
Cond
InitCond1
Delay=60 nsec Vhigh=0 V
Rise=0 nsec Delay=60 nsec
Vin Vout C C
-1 C6 C5
Port Port Vb1 Vb2

nmos4
In -2 Out
MN1 npn121 R R
npn121
Num=1 Num=2 Q1 R3 R4
Q2
R=Rbias R=Rbias
C C
-3 C3 C4
0 5 10 15 20 25 30 35 40 45 50 55 60 65 70 75
V_DC 80 85 90
SRC5
time, nsec Vdc=Vbias
I_DC
SRC1
Idc=Iref


Componentes ideales / componentes reales
2000
1800 m1
1600
1400
Fre cuen cia
1200 m2
1.0 1000
800
0.8
600
m1 m2
400
0.6 time=28.23nsec time=82.18nsec
200 Frecuencia=1626.993 Frecuencia=1028.753
Vtune=0.000000 Vtune=3.300000
0.4 0
0 5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 90
0.2 time, nsec
X- Y
0.0 2200
m3 m5 m7
m1 time=55.86nsec
2000 time=28.12nsec time=83.35nsec time=114.4nsec
-0.2 Frecuencia=1341.938 Frecuencia=1168.201 Frecuencia=1055.277
Frecuencia=1744.605 Vtune=0.000000 Vtune=0.000000 Vtune=0.000000
Vtune=0.000000 m1
-0.4 1800 m4 m6 m8
time=58.51nsec time=86.48nsec time=117.9nsec
1600 Frecuencia=1106.889 Frecuencia=1003.439 Frecuencia=929.306
-0.6
Vtune=3.300000 Vtune=3.300000 Vtune=3.300000
Frecuencia
m3
-0.8
1400 m2
m5
1200 m4
-1.0 m7
m6
0 5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 90 95 100 105 110
m8 115 120
1000
m2 time, nsec
800
time=28.28nsec
Frecuencia=1300.963
Vtune=3.300000
600
5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 90 95 100 105 110 115 120
time, nsec


Optimización del circuito tanque
Margen de fase (dBc/Hz) a

Sub-bandas Frecuencias (MHz)
100 KHz de offset
Sub-banda 1 1730 – 1288 -109 / -111
Sub-banda 2 1348 – 1108 -102 / -109
Sub-banda 3 1173 – 1005 -102 / -103
Sub-banda 4 1059 – 930 -102 / -103


Optimización del circuito tanque
– Alternativas
Situar dos conmutadores.
Introducir varactores JVAR en vez de condensadores típicos.
En vez de conmutar valores capacitivos, conmutar niveles de

tensión.
Variar el ancho del transistor de conmutación para lograr un mejor

resultado del ruido de fase.


Degeneración de emisor 1
Ruido de fase (dBc/Hz) a
INDQ
V_DC
INDQ Sub-bandas Frecuencias (MHz)
V_DC L1
SRC6
Vdc=Vtune
L2 100 KHz de offset
SRC13
jvar
X1
jvar
X2 Sub-banda 1 1728 -109
cmim
gnd
cmim (varactor) 1325 -110
C26 nmosgate C27
In Out
cmim tx_gate_nmos cmim

C16
cmim
X3 C17
cmim Sub-banda 2 1403 -107.4
C28 C29
vcc gnd
gnd
(conmutador s1) 1173 -109.2
nmosgate
In Out
V_DC V_DC cmim tx_gate_nmos cmim

SRC17
Vdc=3.3 V
SRC18
Vdc=0 V
C18 X4
gnd
C19
cmim Sub-banda 3 1246 -107.4
cmim
C20
In
nmosgate
Out
C21
(conmutador s2) 1079 -108.9
tx_gate_nmos
cmim X5 cmim
C40 gnd C41
Sub-banda 4 1154 -107.8
nmosgate
(conmutador s3)
In Out
cmim
C37
tx_gate_nmos
X6
cmim
C36 1019 -109
X InitCond Y
cmim
C30
InitCond1
Init
Cond
cmim
C31
Sub-banda 5 1024 -107
cmim cmim (conmutador s4) 928 -108.1
C22 C23
npn121 npn121 npn121 npn121

rpolyh rpolyh
Q4 Q1 Q2 Q3
R5 R6
cmim
C25
cmim
C24
Área de los transistores del par diferencial A = 44
C
C35
V_DC
SRC5
C
C34
Corriente por la rama diferencial 6.4 mA
rpolyh Vdc=Vbias rpolyh
R8
R7
Capacidadde
Capacidad dedegeneración
degeneración en
encada
cadarama
rama 20 pF
20 pF
I_DC
SRC1
Valor de la bobina 4.1 nH
Idc=Iref
Capacidad máxima del varactor 2.66 pF


Degeneración de emisor 2
Bobina_3_2 Bobina_3_2 Ruido de fase (dBc/Hz) a
V_DC X8
V_DC X7
SRC13
Vdc=3.3 V
1
2
SRC6
Vdc=Vtune
1
2 100 kHz de offset
jvar
X1
jvar
X2
1737 -108.4
cmim vcc cmim Sub-banda 1
vcc gnd C26
In
nmosgate
Out
C27
1307 -112.56
V_DC V_DC
SRC17 SRC18
Vdc=3.3 V Vdc=0 V C16 X3 C17
Sub-banda 2 1417 -108.53
cmim vcc cmim
C28
nmosgate
C29 (s1) 1168 -110.53
In Out

C18
cmim
X4
vcc
C19
cmim
Sub-banda 3 1251 -108.43
C39 C38
(s2)
nmosgate
1076 -110.17
In Out

C20 X5 C21
vcc cmim
cmim
C41
In
nmosgate
Out
C40
Sub-banda 4 1118 -108
C37 X6 C36 (s3) 991 -109.5
X Y
cmim InitCond cmim
C30 Init
Cond
InitCond1 C31
Sub-banda 5 1033 -108
cmim
C22
cmim
C23
(s4) 933 -109.21
npn121 npn121
npn121 rpolyh rpolyh npn121
Q1 Q2
Q3 R5 R6 Q4
Área de los transistores del par diferencial A = 48

cmim V_DC cmim
C25 SRC5
Vdc=Vbias
C24
Corriente por la rama diferencial 5.5 mA
Capacidad de degeneración equivalente 7 pF
C C
C35 C34
I_DC
SRC1
C=Cdegenerado C=Cdegenerado I_DC
SRC19
Valor de la bobina 4.1 nH
Idc=Iref Idc=Iref
Capacidad máxima del varactor 2.66 pF

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto


Optimización del núcleo del oscilador
Bobina_4_1 Bobina_4_1
V_DC
V_DC X8 X7
SRC6
SRC13
1
1
2 Vdc=Vtune 2
jvar jvar
X1 X2
Frecuencias Ruido de fase (dBc/Hz)

cmim gnd cmim
vcc gnd C27
Sub-bandas
C26
nmosgate
In Out
(MHz) a 100 KHz de offset

V_DC V_DC
cmim cmim
SRC17 SRC18 tx_gate_nmos
C16 C17
Vdc=3.3 V Vdc=0 V X3
cmim cmim
C28 gnd C29
1751 -107.57
nmosgate
In Out
cmim cmim
Sub-banda 1
tx_gate_nmos
C18 C19
X4
gnd
cmim
C20
In
nmosgate
Out
cmim
C21 1346 -112.234
tx_gate_nmos
1429 -108.662
cmim X5 gnd cmim
C41
In
nmosgate
Out
C40
Sub-banda 2
cmim
C37
tx_gate_nmos
X6
cmim
C36 (s1) 1192 -110.641
X
cmim InitCond Y
C30 cmim
1249 -108.412
InitCond1
C31
Sub-banda 3
Init
Cond
cmim
C22
cmim
C23 (s2) 1088 -110.2
npn121
Q3
npn121
Q1 rpolyh rpolyh
npn121
Q2 npn121
Q4
Sub-banda 4 1125 -108.351
R5 R6
cmim vcc cmim

(s3) 1007 -109.853
C25 C24

Q18 Q19 Q21 Q20
Sub-banda 5 1022 -108
cpolyrf
X9
(s4) 933 -109.3
I_DC I_DC
SRC1 SRC19
Idc=Iref Idc=Iref


Polarización del par diferencial
1.65 V
Vbias
vcc

Q25 Q24 Q23 Q22


Fuentes de corriente
Zo = ro ≈ rce = V AF / IeQ

Zo = β o·ro / 2



V_DC
SRC6
X8 X7
Vdc=Vtune 1
1
2
2
V_DC
jvar jvar SRC13
X1 X2
cmim
gnd
cmim Frecuencias Ruido de fase (dBc/Hz)
C26 C27
Sub-bandas
(MHz) a 100 KHz de offset
nmosgate
In Out
cmim cmim
tx_gate_nmos
C16 C17
X3
cmim gnd cmim

C28 C29
nmosgate
1734 -107.09
In Out
cmim
cmim tx_gate_nmos C19
C18
Sub-banda 1
X4
gnd
cmim cmim
1329 -110.985
C20 nmosgate
C21
In Out
tx_gate_nmos
X5 gnd
cmim cmim
C41
In
nmosgate
Out
C40
Sub-banda 2 1426 -106.9
(s1)
C37 X6 C36
X cmim
C30
cmim
C31
Y
1185 -108.131
cmim
C22
cmim
C23 Sub-banda 3 1248 -106.9
(s2) 1083 -108.3
rpolyh rpolyh
Q3 Q1 Q2 Q4
R5 R6
cmim
C25
cmim
C24 Sub-banda 4 1124 -107.2
vcc
rpolyh
(s3) 1003 -108.4
R7 npn121 npn121 npn121 npn121
Q18 Q19 Q21 Q20
Sub-banda 5 1020 -107.3

cpolyrf
(s4)
X9
930 -108.24
nmos4 nmos4
nmos4
MN3 MN1 MN2


Esquemático final en ADS
X10 V_DC X11
1 SRC6 1
2
Vdc=Vtune 2
V_DC
SRC13
jv ar jv ar
X1 X2
cmim gnd cmim

nmos4
C26 C27
MN1
cmim cmim
C16 C17
cmim gnd cmim

nmos4
C28 C29
MN12
cmim cmim
npn121 C18 C19 npn121
Q7 gnd Q5
cmim nmos4 cmim
C20 MN13 C21 Y1
X1 C
C
C42
C43
C=50 pF
C=50 pF
cmim gnd cmim
nmos4
C41 C40
MN14
cmim cmim Term
Term C37 C36 Term1
Term2 Num=1
X Y
Num=2 Z=50 Ohm
Z=50 Ohm cmim
cmim
C30 C31
cmim cmim
C22 C23

rpoly h rpoly h Q2 Q4
Q3 Q1
rpoly 2 R5 R6
R7
cmim cmim
C25 v cc C24

Q18 Q19 Q21 Q20
cpoly rf
X9
nmos4 nmos4 nmos4 nmos4 nmos4

MN2 MN8 MN6 MN5 MN10


Buffers de salida
S(2,2)
freq (940.0MHz to 1.724GHz)


Esquemático final en ADS
X10 V_DC X11
1 SRC6 1
2
Vdc=Vtune 2
V_DC
SRC13
jv ar jv ar
X1 X2
cmim gnd cmim

nmos4
C26 C27
MN1
cmim cmim
C16 C17
cmim gnd cmim

nmos4
C28 C29
MN12
cmim cmim
npn121 C18 C19 npn121
Q7 gnd Q5
cmim nmos4 cmim
C20 MN13 C21 Y1
X1 C
C
C42
C43
C=50 pF
C=50 pF
cmim gnd cmim
nmos4
C41 C40
MN14
cmim cmim Term
Term C37 C36 Term1
Term2 Num=1
X Y
Num=2 Z=50 Ohm
Z=50 Ohm cmim
cmim
C30 C31
cmim cmim
C22 C23

rpoly h rpoly h Q2 Q4
Q3 Q1
rpoly 2 R5 R6
R7
cmim cmim
C25 v cc C24

Q18 Q19 Q21 Q20
cpoly rf
X9
nmos4 nmos4 nmos4 nmos4 nmos4

MN2 MN8 MN6 MN5 MN10

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto


Simulación del esquemático en CADENCE
Tensión de Ruido de fase (dBc/Hz)

sintonización (V) a 100 KHz de offset
Vtune = 0 1735 -107.9

Sub-banda 1
Vtune = 3.3 1318 -113.0
Sub-banda 2 Vtune = 0 1422 -109.7

(s1) Vtune = 3.3 1178 -111.4
Sub-banda 3 Vtune = 0 1245 -110.4

(s2) Vtune = 3.3 1077 -111.8
Sub-banda 4 Vtune = 0 1121 -110.9

(s3) Vtune = 3.3 997 -111.8
Sub-banda 5 Vtune = 0 1017 -111.1

(s4) Vtune = 3.3 925 -111.7


Simulación del esquemático en CADENCE


Proceso de diseño
– Técnica del centroide-común

A
B B
A
Contorno Isobárico
Stress
Stress a través de la sección B-B X


Proceso de diseño
– Array de dos dimensiones
A B B A
A B
B A
B A A B


Par diferencial


Polarización del par diferencial


Condensador de degeneración


Array de condensadores


Varactores




Buffers de salida


Bobinas


Distribución de los pads
⎧⎪C = 300 fF
⎨
⎪⎩ R = 200 Ω


Layout final


Simulación post-layout


Característica final
Tensión de Ruido de fase (dBc/Hz) a

sintonización (V) 100 KHz de offset
Vtune = 0 1724.37 -108.0

Sub-banda 1
Vtune = 3.3 1376.49 -107.8
Sub-banda 2 Vtune = 0 1426.64 -107.8

(s1) Vtune = 3.3 1219.17 -108.8
Sub-banda 3 Vtune = 0 1240.87 -108.1

(s2) Vtune = 3.3 1101.2 -109.0
Sub-banda 4 Vtune = 0 1113.65 -108.5

(s3) Vtune = 3.3 1011.87 -109.0
Sub-banda 5 Vtune = 0 1013.61 -108.5

(s4) Vtune = 3.3 936.957 -108.8


Otras características
Tensión de alimentación 3.3 V
Tensión de sintonización De 0 V a 3.3 V
Consumo de corriente total 10.68 mA
Potencia de consumo máxima 32 mW
Potencia de salida máxima -8.583 dBm
Amplitud de señal de salida Max: 340 mVpp; min: 257.6 mVpp
Área total 825.59 µm x 1019.12 µm = 841375.280 µm2


Componentes del circuito
Componente Modelo Unidades Parámetros internos
Transistores del par diferencial npn121 4 A = 96
Transistores de la fuente de corriente del par diferencial nmos4 2 W = 120 µm, L = 3.5 µm, Number gates = 7
Transistores de los buffers npn121 2 A=5
Transistores de la fuente de corriente de los buffers nmos4 2 W = 135 µm, L = 20 µm, Number gates = 7
Transistor de la rama de referencia de las fuentes de corriente nmos4 1 W = 120 µm, L = 3 µm, Number gates = 7
Transistores del divisor de tensión npn121 4 A = 0.8
Transistores de los conmutadores nmos4 4 W = 42 µm, L = 0.35 µm, Number gates = 7
Resistencias de polarización del par diferencial rpolyh 2 R = 2002.04 µm, W =10 µm, L = 16.35 µm
Resistencia en la rama de referencia rpoly2 1 R = 440 Ω, W = 10 µm, L = 85.8 µm
Divisor capacitivo cmim 2y2 C = 740.65 fF y 74.643 fF
Condensador de degeneración cmimrf 5 C = 1 pF
Varactores (banda 1) jvar 2 C = 1.89134 pF, A = 700 µm
Capacidad de la banda 2 cmim 2 W = 30 µm, C = 1.11982 pF
Capacidad de la banda 5 cmim 2y2 C = 699.694 fF y 439.561 fF
Bobina IUMA 2 L = 4.1 nH

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto

Conclusiones
Curva de tensión-frecuencia
1800
Sub-banda 1
1750 Sub-banda 2
1700 Sub-banda 3
1650 Sub-banda 4
Sub-banda 5
1600
1550
1500
Frecuencias (MHz)
1450
1400
1350
1300
1250
1200
1150
1100
1050
1000
950
900
0 0,25 0,5 0,75 1 1,25 1,5 1,75 2 2,25 2,5 2,75 3 3,3
Vtune (V)

Conclusiones
Curva del ruido de fase

Conclusiones
Amplitud de oscilación

Conclusiones
Se lograron alcanzar los objetivos planteados

– VCO completamente integrado
– Tecnología de bajo coste (S35D4)
– Rango de frecuencia (940 MHz – 1724 MHz)*
– Ruido de fase (≤ -107 dBc/Hz a 100 KHz de offset)
Se han planteado e introducido novedosas

estructuras en la configuración de un oscilador
obteniéndose además buenos resultados

Conclusiones
Hay motivos para ser optimistas de cara a la medida

porque se tomaron considerables márgenes de
guarda
Este trabajo pertenece a un proyecto de

investigación de mayor envergadura (RECITAL), en
el que se trata de diseñar el receptor completo

Conclusiones
Líneas futuras
– Medida del diseño
– Diseño del divisor por dos
– Diseño del sintetizador
– Integración en el receptor de DVB-H

Introducción
Bloque I
Tecnología S35D4
Objetivos
Estado del arte

Bloque II
Conclusiones
Bloque III
Presupuesto

Presupuesto
Concepto Coste (€)
Trabajo tarificado por tiempo empleado 32256
Amortización del material hardware 747.07
Amortización del material software 4954.18
Redacción del proyecto 2610.3
Total (sin IGIC) 40567.55
IGIC (5%) 2028.37
TOTAL FINAL 42595.92

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DISEÑO DE UN OSCILADOR
CONTROLADO POR TENSIÓN (VCO)
EN TECNOLOGÍA SiGe 0.35 µm PARA
EL ESTÁNDAR DVB-H
Autor: Gerardo Betancort González Titulación: Ingeniería Electrónica

Fecha: Septiembre 2006 Tutores: Francisco Javier del Pino Suárez
Sunil Lalchand Khemchandani

Diseno de Un Oscilador Controlado Por Tension VCO PDF

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Diseño de un oscilador controlado por tensión (VCO) en tecnología SiGe 0.35

Article · January 2009

Javier Del Pino S. L. Khemchandani

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Autor: Gerardo Betancort González Titulación: Ingeniería Electrónica

Estructura del proyecto

Estado del arte

Gerardo Betancort González Septiembre 2006

Gerardo Betancort González Septiembre 2006

DVB-H es una adaptación de DVB-T

Gestión del consumo de batería

Gerardo Betancort González Septiembre 2006

3G es una tecnología costosa

El broadcasting es una técnica más barata

¿Por qué la DVB-H?

Gerardo Betancort González Septiembre 2006

Gerardo Betancort González Septiembre 2006

Gerardo Betancort González Septiembre 2006

Gerardo Betancort González Septiembre 2006

Φr Detector Vd Filtro paso Vc Φo

Gerardo Betancort González Septiembre 2006

Gerardo Betancort González Septiembre 2006

Frecuencia inferior Frecuencia superior

UHF 470 862

fc = 470MHz + 4MHz + ( N − 21) ⋅ 8MHz, N = 21,...,69

Gerardo Betancort González Septiembre 2006

Estructura del proyecto

Estado del arte

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

⏐AB⏐ > 0 dB condición de Barkhausen

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

Vout = A·cos (ωot + Φ ) Vout = A·cos ⎡⎣ωot + Φ ( t )⎤⎦

Gerardo Betancort González Septiembre 2006

Conceptos básicos de los osciladores

1Hz L(∆ω)=Pc -PN(∆ω)

– Modelo de Leeson fc fo/2Q

L ( ∆f ) = −177( dBm ) − Pout ( dB ) + F ( dB ) + 10 log ⎨⎜ 1 + ⎟ ⎜1 + ⎟ ⎬

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Conceptos básicos de los osciladores

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Estructura del proyecto

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