UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA ELECTRONICA

LABORATORIO DE CIRCUITOS DIGITALES

TEMA 3 : Circuitos Combinacionales - Sumadores

Profesor : Ing. Oscar Casimiro Pariasca

I. OBJETIVO:
Analizar, diseñar y construir circuitos lógicos combinacionales utilizando compuertas básicas.

II. MATERIALES y EQUIPO:

- CI. TTL: 7400, 7402, 7404, 7408, 7410, 7420, 7427, 7430, 7432, 7447, 7483, 7486, 74247, otros.
- Diodos LED, display, resistencias R=120 ohm, ¼ watt; Protoboard. Alambre sólido UTP diferentes colores;
pelador de alambre; alicate de punta
- Fuente de Voltaje C.C. regulada de 5 Voltios; Multimetro. .

III. CUESTIONARIO PREVIO:

1. Un circuito combinacional posee cuatro variables binarias de entrada y su salida adopta el nivel lógico ”1”
cuando la combinación no pertenece al código BCD natural. Determinar:

(a) Su tabla de verdad.

La tabla de verdad de la función se representa en la Tabla 1. La función toma el valor cero para los
productos canónicos 0 a 9 que corresponden a las combinaciones 0 a 9 del código BCD natural. Por el
contrario, la función toma el valor uno para los productos canónicos 10 a 15 que corresponden a las
combinaciones de entrada que no pertenecen al código BCD natural.

# A B C D F
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 1
1 0 1 1 1
11
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 1

Tabla 1
 (b) Las expresiones canónicas de producto de sumas y suma de productos.

A partir de la tabla de verdad (Tabla 1) se obtiene la expresión canónica de suma de productos.

A partir de esta expresión se obtiene la de producto de sumas.

(c) Las tablas de Karnaugh.

En la Figura 1 se representa la tabla de Karnaugh de la suma de productos canónicos de la función .

Figura 1

En la Figura 2 se representa la tabla de Karnaugh del producto de sumas canónicas de la función .

Figura 2
 (d) Las expresiones mínimas y su implementación física mediante un circuito con puertas NAND o mediante
un circuito de nivel dos con puertas NOR

A partir de la Figura 1 se obtiene la expresión mínima.

A partir de la Figura 2 se obtiene la expresión mínima.

Observando la expresión mínima de suma de productos, se comprueba que en este caso se convierte en
la de producto de sumas si negamos la función.

Por ello solamente es necesario realizar con puertas NOR la expresión mínima de suma de productos.
Transformándola adecuadamente resulta:

2. Diseñar un circuito lógico de 3 entradas con puertas NAND, que realice una lógica mayoritaria, es decir la
salida es igual a 1, si la mayoría de las entradas son 1. De otra forma la salida será igual a 0.

Tabla de verdad:

# A B C F(A,B,C)
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 1
7 1 1 1 1
 Mapa de Karnaugh:

BC
A 00 01 11 10
0 1 3 2
0 1
4 5 7 6
1 1 1 1

F(A, B, C) = AC + AB + BC = (AC).(AB) + BC

F(A, B, C) = (AC).(AB).(BC)

Circuito Lógico:

3. Simplificar las siguientes funciones lógicas:

(a) F(w,x,y,z) = (0,1,2,4,5,6,8,9,12,13,14)

YZ
# W X Y Z F
WX
0 0 0 0 0 1 00 01 11 10
1 0 0 0 1 1 00 1 1 1
2 0 0 1 0 1 01 1 1 1
3 0 0 1 1 0 11 1 1 1
4 0 1 0 0 1 10 1 1
5 0 1 0 1 1
6 0 1 1 0 1
F = YZ+WYZ+XYZ
7 0 1 1 1 0
8 1 0 0 0 F = 1YZ+YZ(W+X)
9 1 0 0 1 1
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 0

(b) F(A, B, C, D) = A’B’C’ + B’CD’ + A’BCD + AB’C’

# A B C
CD D F
0 0 0 AB 0 0 1
1 0 0 0 1 1 00 01 11 10
2 0 0 1 0 1 00 1 1 1 1
3 0 0 1 1 1 01
4 0 1 0 0 0 11
5 0 1 0 1 0 10 1 1 1
6 0 1 1 0 0
7 0 1 1 1 0
F = AB+ABC+BCD
8 1 0 0 0 1
9 1 0 F = B(A+AC+CD) 1
0 1
10 1 0 1 0 1
11 1 0 1 1 0
12 1 1 0 0 0
13 1 1 0 1 0
14 1 1 1 0 0
15 1 1 1 1 0

4. Dibujar el circuito lógico de un semisumador y su tabla de verdad.

Tabla de verdad de un semi-sumador.

# A B COUT ∑
0 0 0 0 0
1 0 1 0 1
2 1 0 0 1
3 1 1 1 0

Siendo:

∑ = AB + AB

COUT = AB

∑ = suma
COUT = acarreo de salida
A y B = variables de entrada (operandos)

Circuito Lógico:
5. Para el circuito del sumador completo de 1 bit, escribir su tabla de verdad y las funciones C i+1, Si

6. Dibujar
el

diagrama lógico del sumador binario de 4 bits 7483 e

indicar en forma resumida su funcionamiento.

Este es un sumador completo de un bit, implementado en el IC 7480. En forma de bloque veríamos algo
como:

Estas implementaciones son hechas con puras compuertas y los IC's usados usan menos de 10 de ellas por
lo que estos sumadores son a nivel de SSI.
Si queremos construir un sumador de 4 bits, deberemos poner en cascada cuatro sumadores completos de un bit
tal como se muestra a continuación:

Esto no es más que el IC 7483 (que es un sumador a escala MSI debido al número de compuertas que éste usa).
El IC7483 es algo como:

y estos sumadores a su vez también pueden ser organizados en cascada para implementar sumadores de 8, 12,
16, ... 4n, bits. El acarreo de entrada del primer sumador (quien incluirá el bit menos significativo) debe ir a
tierra para indicar el cero.

Cuando la implementación se hace con puras compuertas lógicas, el tipo de circuito integrado usado tiene nivel
de integración SSI. Puedo diseñar un circuito con 30 compuertas lógicas, pero por el sólo hecho de usar sólo
compuertas, estamos realizando la implementación a nivel SSI. Si en nuestro circuito usamos, además de las
compuertas, también IC's como el sumador de 4 bits IC7483, estamos haciendo una implementación que usa
tecnología a nivel MSI. O sea, que si les digo que diseñen un sumador BCD a nivel SSI quiere decir que pueden
usar única y exclusivamente chips de compuertas lógicas como el 7400, 7408, etc pero si les digo que pueden
realizar su implementación a nivel MSI, quiere decir que pueden incluir IC's como por ejemplo el 7483 en su
diseño.

Quisiera comentar algo: cuando se realiza la suma de dos números en paralelo, utilizando sumadores completos,
se supone que todos los bits están disponibles al mismo tiempo para poder realizar la operación; sin embargo,
esto no sucede en forma instantánea, se observa que para obtener el acarreo de salida se tiene más de un nivel de
ejecución y el tiempo de propagación total será igual al retardo de propagación de una compuerta típica
multiplicado por el número de niveles de ejecución en el circuito. Por lo tanto, si observamos el circuito anterior,
el tiempo mayor de propagación será el tiempo que se tome el bit de acarreo en propagarse por los sumadores
completos. Como cada bit de salida de la suma depende del valor del acarreo de entrada, esta salida ocurrirá
solamente cuando el bit de acarreo se haya propagado. Por ejemplo S3 ocurrirá solamente cuando C3 se genere,
pero a su vez C3 se genera cuando S2 ocurra y S2 ocurre cuando se genera C2, y así sucesivamente. El tiempo de
propagación del acarreo es un factor que limita la rapidez con que se suman dos números en paralelo y si
recordamos que las operaciones aritméticas se efectúan por medio de sumas sucesivas, el resultado obtenido
viene siendo crítico, si no se le da el tiempo necesario para la propagación del acarreo. Una de las técnicas más
usadas es haciendo “Circuitos Generadores de Acarreo”, la cual probablemente será explicado en el futuro.

7. Indicar las modificaciones que haría para utilizar el CI 7483 como:

a) Sumador/Restador de complemento a uno.

b) Sumador/Restador de complemento a dos.

8. Implementar y analizar el funcionamiento del circuito sumador completo mostrado en la figura.

Este sencillo circuito sumador / restador binario de 4 bits está implementado con lógica discreta.
Cada bloque está compuesto por un sumador completo de 1 bit, realizando la suma del bit A mas el bit B mas el
acarreo anterior (S = A + B + Cin).

SUMA:
Para realizar la suma se coloca el número binario del primer operando en los interruptores V1, V2, V3, V4; y el
número binario del segundo operando en los interruptores V5, V6, V7 y V8. El interruptor V13 (Suma / Resta) se
coloca hacia la posición de "Suma" que va a conexión a tierra, enviando un nivel lógico 0 al Cin del primer
bloque U1 y configurando el inversor / buffer compuesto por las compuertas EXOR como buffer.

RESTA:
Para realizar la resta se coloca el número binario del primer operando (minuendo) en los interrutores V1, V2,
V3,V4; y el número binario del segundo operando (sustraendo) en los interruptores V5, V6, V7 y V8. El
interruptor V13 (Suma / Resta) se coloca hacia la posición de "Resta" desconectándolo de la conexión a tierra,
enviando un nivel lógico 1 al Cin del primer bloque U1 y configurando el inversor / buffer compuesto por las
compuertas EXOR como inversor.

La función del inversor / buffer es realizar el complemento a 2 del número binario a sustraer del primer operando
(minuendo). Complemento a 2 es el procedimiento para convertir un número binario natural de positivo a
negativo o viceversa.

El resultado de la operación es mostrada en 5 salidas de la U1, los cuales están conectados a las salidas de cada
sumador completo. La quinta salida (Cout) indica el acarreo o préstamo de la operación, según sea el caso.
SUMA:
 Si el resultado no genera acarreo la quinta salida (Cout) vale 0.

 Si el resultado genera acarreo la quinta salida (Cout) vale 1.

RESTA:
 Si el resultado es positivo, la quinta salida (Cout) vale 1.

 Si el resultado es negativo, la quinta salida (Cout) vale 0.