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ANÁLISIS Y DISEÑO COMBINACIONAL
Tema 3: CIRCUITOS DE CONMUTACIÓN:

ANÁLISIS Y DISEÑO DE CIRCUITOS COMBINACIONALES
Contenido
* Puertas y circuitos de conmutación. Puertas lógicas integradas: tipos y parámetros de conmutación.
* Análisis lógico de circuitos combinacionales.
* Objetivos y conceptos básicos en el diseño de circuitos de conmutación.
* Pasos en el proceso de diseño. Obtención de tablas de verdad a partir de otras descripciones.
* Realizaciones en dos niveles. Método de reducción mediante el mapa de Karnaugh.
* Funciones incompletamente especificadas.
Bibliografía
- M. Morris Mano y Charles R. Kime: Caps. 2 y 3
FC - V. P. Nelson et al: Caps. 2 y 3
- C.H. Roth: Caps 5, 6, 7, 8
- J. Wakerly: Caps. 3 y 4
- C. Baena et al: Caps. 3y 4
Dpto. Tecnología Electrónica, U. Sevilla. Fundamentos de Computadores A&D Combinacional 1

Puertas y Circuitos de conmutación
∗ PUERTAS (gates): Circuitos electrónicos que hacen una operación simple
INVersor (NOT); AND; OR; XOR; NAND; NOR
∗ CIRCUITOS DE CONMUTACIÓN: Circuitos formados por puertas y conexiones.

Las salidas son funciones de las entradas:
COMBINACIONALES (sin memoria) SECUENCIALES (con memoria)

a S >1
>1
b F=a·b q
>1 >1
G=a+b R q
q, q = función (S, R, historia pasada)

FC F, G = función (a, b)
En los próximos temas nos centramos en los circuitos combinacionales

Tecnologías electrónicas
∗ El componente electrónico básico es el transistor. Hay diferentes tecnologías para
fabricar transistores y, para cada tipo, diferentes formas de hacer puertas.
∗ Familia lógica: Conjunto de puertas con una determinada tecnología, que hace que
los parámetros eléctrico-temporales de todas las puertas sean similares.
Dentro de una familia, hay subfamilias.
Ge
{ estándar BJT:Bipolar Junction Transistor
{{
TTL S
{
TTL: Transistor Transistor Logic
LS ... S: Shottky (speed)
Grupo IV BJT LS: Low power, Shottky

ECL Grupo III - V
ECL: Emitter Coupled Logic
Si BiCMOS GaAs
MOSFET: Metal-Oxide-Semiconduc-
tor Field-Effect Transistor
{
pMOS
FC CMOS: Complementary MOS
MOSFET nMOS
BiCMOS: Bipolar-CMOS
CMOS

Encapsulados de Circuitos Integrados
DIP o SOIC
14 13 12 11 10 9 8
Tipo
Muesca
Identificador pin 1
1 2 3 4 5 6 7
8
... 9
14
... 7
1 23
Encapsulado
1 2 3 Chip de plástico
FC
Pines

Placa DIGILAB con distintos encapsulados
FC

6 bits Flash A/D Converter [Weste]
Core Pad Cable
FC

[Hennessy & Patterson]

Obleas de 6 pulgadas
80 dados de 1.6 x 1.0 cm2 246 dados de 0.86 x 0.6 cm2
Intel 80486 Cypress CI7C601
FC

Microfotografía del primer circuito integrado comercial
Un biestable con 4 transistores y 2

resistencias
(Fairchild 1961)
FC

Procesador MIPS 4000 con 1.3Mtransistores
Dado de 1.5 x 1.1 cm2
FC

Evolución de los Circuitos Integrados
Longitud de puerta (nm)

400
1600
350 Número de Transistores
300
1400 por chip (x106)
1200
250
1000
200
800
150
600
100
400
50
200
1400
6000
Número de terminales I/O

1200
´ Área del chip (mm2)
5000
1000 ASIC
4000
800
600 3000
ASIC
400 2000
Microprocesador
200 1000
Microprocesador
FC 0

Términos por la densidad de integración
∗ SSI (Small-Scale Integration)

∗∗ ~ 10 puertas
∗∗ Ejemplos: Puerta integradas (ver página siguiente)
∗ MSI (Medium-Scale Integration)

∗∗ ~ 100 puertas
∗∗ Ejemplos: Subsistemas integrados: multiplexores, decodificadores, contadores, registros, PLDs simples
∗ LSI (Large-Scale Integration)

∗∗ ~ 104 transistores (miles de puertas)
∗∗ Ejemplos: Primeros microprocesadores, Memorias RAM/ROM de gran capacidad, PLDs (Programmable
Logic Devices) y FPGAs (Field-Programmable Gate Arrays)
∗ VLSI (Very Large-Scale Integration)/ULSI (Ultra Large-Scale Integration)

∗∗ > 104 puertas
FC ∗∗ Ejemplos: Los actuales microprocesadores, memorias, SOCs (Systems On Chip), ASICs (Applied Specific
Integrated Circuits), FPGAs, ...

Representación lógica de los Circuitos Integrados:
TTL ECL
Información
Tipo 7400 (4xNAND2)
en hojas de
+ 5V
14 13 12 11 10 9 8
características
10102 (4xNOR-2) 10107 (3xXOR/NOR)
& &
& & Alimentación:

Vcc[1/2], Vdd
1 2 3 4 5 6 7
GND
GND, VEE, VSS
Tipo 7404 (6xINV)

+ 5V
14 13 12 11 10 9 8
CMOS 4002 (2xNOR-4) 4050 (6xBuffer)

serie 40xx
FC 1 2 3 4 5 6 7
GND

Parámetros de conmutación
∗ Niveles lógicos H y L. Márgenes de ruido
∗ Lógica positiva y negativa
∗ Tiempos: 1/de propagación o retraso/retardo y 2/ de transición
∗ Fan-out y Fan-in
∗ Potencia consumida
FC
∗ Tipo de salida: estándar; wired-OR/AND; Alta Impedancia (HI: High Impedance)

Niveles de tensión
x Comportamiento temporal (x atípica)
z 5 volt
x
Comportamiento lógico 0 volt
x z z H
0 1 L
1 0
Característica de transferencia (Vx cuasiestática)
Vin Vout Vz (Vout)
Vcc Vcc VHtíp
H
VOHmín
VIHmín Compatibilidad In/Out
VILmáx VOLmáx
FC 0 0 VLtíp L
Vx (Vin)
L H

Márgenes de ruido
Vin Vout
Vcc Vcc VHtíp
VOHmín
NMH: Noise Margin H
VIHmín
VILmáx VOLmáx NML: Noise Margin L

0 0 VLtíp
Valores en tipo 74LSxx VIHmín = 2 V

VILmáx = 0.8 V MNH = 0.4 V
FC VOHmín = 2.4 V MNL = 0.4 V
VILmáx = 0.4 V

Lógicas positiva y negativa
¿Qué puerta es? Comportamiento observado
en laboratorio
a ab z
? z LL L
b LH L
HL L
HH H
Lógica Positiva Lógica Negativa

H=1 y L=0 H=0 y L=1
ab z ab z ab z
00 0 11 1 00 0
01 0 AND 10 1 01 1 OR
10 0 01 1 10 1
11 1 00 0 11 1
FC
& >1

Tiempos de transición y de propagación o retraso/retardo
Transiciones en Propagación por una puerta
una señal
out
90%
5 0%
100%
10% in
tPHL tPLH
tr tf
tPxx: Es el tiempo de Propagación
tr o tLH: Tiempo de subida (rise) o de L hacia H
o de retraso (delay: td, δ, Δ, etc.)
tf o tHL: Tiempo de bajada (fall) o de H hacia L
FC Valores en tipo 74LSxx: tPLH: 11 ns (típico) y 22 ns (máximo)

(Carga 400 Ω y 15 pF)
tPHL: 7 ns (típico) y 15 ns (máximo)

Fan-out y Fan-in
1
Fan-out: Carga (máxima) a la salida de una puerta. 2
Suele darse en número de conexiones. 3
...
nmáx
Si se necesitan más conexiones hay que usar Buffers
Fan-in: Número (máximo) de entradas a una puerta.
Si se necesitan más entradas hay que hacer un circuito

1 que funcione “asociando” la función de la puerta
2
3
•••
nmáx ∗
1 ∗
••• 2
FC 3 ••• ∗
••• ∗

Potencia consumida
∗ CONSUMO DE POTENCIA: Gasto energético al operar. Se disipa en forma de calor.

P = Vcc · Icc Vcc
Vcc Icc a
∗ COMPONENTES DE POTENCIA: z
b
∗∗ Estática, Pstatic: Consumo cuando a, b, z son
GND
constantes
∗∗ Dinámica, Pdynamic: Consumo cuando a, b, z conmutan (actividad de conmutación).
∗ El consumo de potencia disminuye al bajar Vcc y la actividad de conmutación

(menor frecuencia).
FC ∗ El consumo de potencia es uno de los más graves problemas de los circuitos integrados
VLSI/ULSI.

Comparación cualitativa de las familias
Parámetro TTL ECL CMOS
Inmunidad al ruido Media-baja Muy baja Muy alta

Velocidad Alta Muy alta Media-alta
Densidad de integración Media Muy baja Muy alta
Consumo de potencia Medio Muy alto Muy bajo
Bajando; aún Sólo en apli-
Presencia actual es apreciable caciones muy Muy alta en
en SSI/MSI específicas VLSI/ULSI
FC

Tipos de salida
ESTÁNDAR: No interconectar salidas entre sí
ALTA IMPEDANCIA, HI: (High Impedance)
Salida triestado (tristate): 0, 1 y HI
Símbolo Similar a un
En interruptor Uso
E1
eléctrico
a z z1 E1 E2 E3 z
b 1
••• 1 0 0 z1
0 0 E2
1 1 z 0 1 0 z2
Funcionalidad z2
0 0 1 z3
En z 0 0 0 0 HI
E3
1 z(a, b,...) = 0 o 1
FC 0 HI z3
0 HI 1

Estándar 91-1984
Ejemplos
a 1 z=a a 1 z=a
a 1 z=a
a a 1 z=a
1 z=a
General
Símbolo a & z=a·b a >1 z=a+b a =1 z=a⊕b
dispositivo
b b b
Entradas
** ** Salidas a & z=a·b a >1 z=a+b a =1 z=a⊕b
** **
b b b
* Califica terminal
Flujo por defecto
a & >1 a & >1
b z=a·b+c+d b z=a·b+c·d
c c
FC
d d

Contenido

FC

Análisis de circuitos combinacionales
Estructura Análisis Funcionalidad
(circuito) (operación)
Diseño
* Tipos de análisis:
** Lógico: Debe dar una expresión algebraica, un mapa o una tabla y, en algunos
casos, una descripción verbal.
Se realiza avanzando de entrada hacia salida con tablas o/y expresiones
(otras formas: de salida hacia entrada; por razonamiento lógico)
** Temporal: Debe dar un cronograma (dibujo en el tiempo) de entradas y salidas.

Se realiza avanzando de entrada hacia salida por niveles de puertas
Cada puerta usa un modelo de retraso: ideal, unitario, etc.
FC ** Coste: número de niveles, de puertas y de conexiones
** Otros: Consumo de potencia, eléctrico, etc.

Ejemplos de analísis lógicos
x &
y
A
>1
Baena 3-7a 1 C
&
& f
B >1
D
z
Para describir verbalmente:

Ej. 1 SHA
Ej. 2
ai =1 =1
Si a &
& & & & F

>1 ci+1
bi
&
FC ci
b
cHA

Modelos de retraso
Real Modelo simple usual (Back-End)
a Modelo ideal: Δ = 0
a & &
Nudointerno
b z b z Modelo unitario: Δ = 1
Ideal Δ
c c
Nudointerno no observable
a = 1, y b
c
Nudointerno = zideal
z
FC Δ=1

Ejemplos de análisis temporal
Analice temporalmente el circuito de la figura, para los modelos ideal y de retraso unita-
rio, cuando las excitaciones de entrada son:
a/ b = 1; c = 0; y a una señal cuadrada a 1 &
&
b/ b = 0; c = 1; y a una señal cuadrada b z
c/ b = 1; c = 1; y a una señal cuadrada
c
FC

Contenido
* Pasos en el proceso de diseño. Obtención de tablas de verdad a partir de otras

descripciones.
FC Bibliografía
M. Morris Mano y Charles R. Kime: Caps. 2 y 3; P. Nelson et al: Caps. 2 y 3; C.H. Roth: Caps 5, 6, 7, 8;
J. Wakerly: Caps. 3 y 4; C. Baena et al: Caps. 3y 4

OBJETIVOS Y CONCEPTOS BÁSICOS EN EL DISEÑO DE C.C.

Diseño o síntesis: Dada la DESCRIPCIÓN FUNCIONAL, obtener el CIRCUITO
Objetivos:
• Encontrar un proceso de diseño válido para cualquier función combinacional
• El circuito debe ser ÓPTIMO frente a algún criterio de diseño
• El proceso debe ser lo más sistemático posible
Criterios de diseño: Son posibles muchos criterios realistas (reducir retraso o consumo,
o aumentar la testabilidad o robustez o fiabilidad,...) pero aquí adoptamos el siguiente
Criterio de coste:
1. Reducir el número de puertas
2. Reducir el número de conexiones
FC

Restricciones y Redefinición del Criterio de coste

Restricciones:
• Independencia de tecnologías, empaquetados o librerías de celdas
• Disponibles las entradas en doble rail (x, x)
• No se consideran limitaciones de fan-in ni de fan-out
• Circuitos en dos niveles de puertas: AND-OR y OR-AND
Redefinición del Criterio de coste:

1. Reducir el número de puertas ⇒ Menor número de términos-P (Expresiones sp)
Menor número de términos-S (Expresiones ps)
2. Reducir el número de conexiones ⇒ Menor número de literales
Las expresiones sp (o ps) que cumplen 1 y 2 son las óptimas

FC

PROCESO DE DISEÑO: Pasos en el proceso de diseño

1. De la primera descripción, obtener alguna descripción formal
2. De la descripción formal, obtener la descripción formal adecuada al
procedimiento que se va a usar:
• Mapas de Karnaugh
• Σ(mi) o Π(Mi) para Quine-McCluskey
• Otros (Εsp/Εps para Tysson, etc.)
3. Aplicar el procedimiento y obtener la Εsp (Εps) óptima

4. Implementar el circuito AND-OR (OR-AND)
FC Aquí desarrollaremos el método de Mapas de Karnaugh

Obtención de tablas de verdad a partir de otras descripciones

Guías para obtener la primera descripción formal:
• Determinar las variables (booleanas) de entrada y especificar el significado

de sus valores 0 y 1
• Igual, para las variables (booleanas) de salida
• Obtener alguna descripción formal. Para ello elegir la más adecuada a la descripción
del enunciado
• De esa descripción, obtener el mapa de Karnaugh (o, si se usa otro método,

la descripción formal correspondiente)
FC

Ejemplo 1
Una información de 3 bits debe ser enviada mediante mensajes con paridad par. Obtenga
la función que genera el bit de paridad par.
FC

Ejemplo 2
Se reciben grupos de 4 bits que corresponden a un mensaje con paridad par. Determine la
función “E”, la cual indica si el mensaje es erróneo.
Determine también la función “V”, la cual indica que el mensaje es válido.
FC

Ejemplo 3
Un producto viene en cajas con 4 paquetes, con 3 unidades cada uno de ellos.
Determine la función lógica que indique el número mínimo de paquetes a abrir ante una
solicitud de N unidades (0 < N < 12).
FC

Ejemplo 4
Ana ve la televisión (TV) los días festivos, si es antes de las 11 de la noche y no es un reality
show. También la ve los días laborables si ha terminado sus deberes, pero nunca desde las
11 de la noche en adelante. Determine una función que indique cuándo Ana ve la TV.
FC

Contenido
* Realizaciones en dos niveles. Reducción mediante el mapa de Karnaugh.
FC Bibliografía
M. Morris Mano y Charles R. Kime: Caps. 2 y 3; P. Nelson et al: Caps. 2 y 3; C.H. Roth: Caps 5, 6, 7, 8;
J. Wakerly: Caps. 3 y 4; C. Baena et al: Caps. 3y 4

REALIZACIONES EN DOS NIVELES
IMPLICANTES/IMPLICADAS
IMPLICACIÓN/CUBRIMIENTO: Para dos funciones F y G de las mismas variables,
G implica a F si y sólo si todos los 1’s de G son también 1’s de F
• O sea, “G(x) ⊆ F(x)” ⇔ “∀x/ G(x) = 1 ⇒ F(x) = 1”
• También se dice que F cubre a G o que G está cubierta por F
• Ejemplos:
ab ab ab
c 00 01 11 10 c 00 01 11 10 c 00 01 11 10
0 0 0 0 1 0 0 0 1 1 0 0 0 0 0
FC G F H
1 1 0 0 1 G⊆F 1 1 1 0 1 H⊆F 1 1 1 1 0

• ¿Y lo dual?: “Todos los 0’s de G* son también 0’s de F*”,

¿dedicamos otra definición a este caso, como “G* 0-implica a F*” ( G* ⊆0 F*)?
• No vamos a hacer el desarrollo dual (implica ≡ ⊆1 y 0-implica ≡ ⊆0) por ser
innecesariamente complejo, aunque perderemos algo de rigor (ver abajo).
• En adelante sólo usaremos la definición de implicación dada (implica ≡ ⊆ ≡ ⊆1)
Para funciones completamente especificadas, si una función F1 implica a otra F2, entonces es totalmente correcto decir, o bien que F2 0-
implica a F1, o bien que F2 está implicada por F1 -esto es, que “todos los 0’s de F2 son también 0’s de F1”. En el ejemplo de las funciones
anteriores se observa que G implica a F [esto es F está implicada por G] y que F 0-implica a G:
Completamente especificadas: “ G ⊆1 F” ⇒ “F ⊆0 G”
El siguiente ejemplo muestra que eso no es correcto para funciones incompletamente especificadas:
ab ab
c 00 01 11 10 F3 ⊆ F4 c 00 01 11 10
0 0 d 0 d 0 d d 0 1
F3 F4
1 1 1 d 0 F4 ⊆0F3 1 1 1 0 0
FC
Incompletamente especificadas: “ G ⊆1 F” ⇒ “F ⊆0 G”

Definiciones básicas para una función F

Implicante, I Implicada, I0
I es una implicante de F si y sólo si: I0 es una implicada de F si y sólo si:
1) I es un término producto 1) I es un término suma
2) I implica a F, I ⊆ F 2) I está implicada por F, F ⊆ I
EJEMPLOS para la función H(abcd):
ab ab ab
cd 00 01 11 10 cd 00 01 11 10 cd 00 01 11 10
00 0 0 0 0 00 1 1 0 0 00 1 1 1 1
01 0 1 1 0 01 0 1 1 0 01 1 1 1 1
11 0 0 0 0 11 0 0 1 1 H 11 0 0 1 1 a + c
b·c·d
10 0 0 0 0 10 0 0 1 1 10 0 0 1 1
FC b·c·d es Implicante de H a + c es Implicada de H

Ejercicio. Verifique que las siguientes expresiones no son ni implicantes ni implicadas de H:
“ b+c+d ” ; “ b·d ” ; “ b·c·d + a·c ”

Orden de las Implicantes (igual para implicadas)
Número de 1’s Nº de literales Ejemplos 5 vbles.

Orden
que cubren F de n vbles. Implicante Cuántas hay:
0 (mintérminos) 1 = 20 n a·b·c·d·e 32
1 2 = 21 n-1 a·b·d·e 80
2 4 = 22 n-2 a·b·e 80
3 8 = 23 n-3 b·e 40
4 16 = 24 n-4 b 10
5 32 = 25 n-5 1 1
k 2k n-k
FC • Adyacencia: 2 mintérminos adyacentes forman una Implicante-orden1; 2 Implicantes-

orden1 adyacentes forman una Implicante-orden2; y así sucesivamente.
• Siempre cubren 2k celdas: a mayor k, menor nº de literales (→ menor coste)

Ejemplos de (Implicantes e implicadas)
ab ab ab
c 00 01 11 10 c 00 01 11 10 c 00 01 11 10
0 0 0
1 1 1
a·b·c a a·c a·b b·c b c

a+b+c a a+c a+b b+c b c
Los mapas de 4 variables contienen varios mapas de 3

ab ab ab
cd 00 01 11 10 cd 00 01 11 10 cd 00 01 11 10
00 00 00
01 01 01
11 11 11
FC
10 10 10

ab ab ab
cd 00 01 11 10 cd 00 01 11 10 cd 00 01 11 10
00 00 00
01 01 01
11 11 11
10 10 10
ab ab ab
cd 00 01 11 10 cd 00 01 11 10 cd 00 01 11 10
00 00 00
01 01 01
11 11 11
FC
10 10 10

000 001 011 010 110 111 101 100 000 001 011 010 110 111 101 100
00 00
01 01
11 11
10 10
000 001 011 010 110 111 101 100 000 001 011 010 110 111 101 100
00 00
01 01
11 11
FC 10 10

000 001 011 010 110 111 101 100

00
ab
01 cde 00 01 11 10
000
11
001
10
011
010
110
000 001 011 010 110 111 101 100
111
00
101
01
100
11
FC 10

...y más definiciones de implicantes

* Implicante prima de F, IP:
Es una Implicante de F que no está cubierta por ninguna otra Implicante de F
* Mintérmino distinguido de F:
Un mintérmino de F es distinguido si sólo es cubierto por una sola Implicante Prima
* Implicante prima esencial de F:

Una IP de F es esencial si cubre a algún mintérmino distinguido
ab ab
cd 00 01 11 10 cd 00 01 11 10 1 : mint. distinguido
00 1 1 0 0 00 1 1 0 0
a·b·d es I,
01 0 1 1 0 01 0 1 1 0 IPs esenciales
pero no IP:
11 1 1 0 0 F 11 1 1 0 0 F
a·b·d ⊆ a·b IP, pero no esencial
FC 10 0 1 1 0 10 0 1 1 0

Expresión suma de productos óptima

TEOREMA:
La expresión suma de producto óptima de una función F se obtiene sumando-OR un
conjunto de implicantes primas (IPs) de F de forma que:
1. Contenga al menor número de IPs que cubran completamente a F
2. Contengan el menor número de literales
PROPIEDADES
* Todas las IPs esenciales están en la expresión suma de producto óptima
FC * El menor número de literales se consigue eligiendo las IPs de mayor orden.

Expresión producto de sumas óptima
* Es una extensión dual de lo referido para la suma de productos:

1 ↔ 0; sumas ↔ productos
Implicante ↔ Implicada [informalmente, implicantes de 0’s]
* Los otros conceptos son comunes: agrupaciones de celdas, IP esencial, expresión
mínima,...
Expresión óptima
Es la de menor coste entre las expresiones sp mínima y ps mínima
FC

Procedimiento mediante mapas de Karnaugh
* Sobre el mapa-K, seleccionar todas las IP’s esenciales

* Seleccionar el menor número de IP’s para cubrir la función, eligiendo para ello
las de mayor orden
* Escribir la expresión sp resultante
∗∗∗∗∗ No dibujar todas las IP’s, sino sólo las que se necesiten
* Ejemplo: F = Σ (0, 2, 3, 4, 5, 10, 11, 13, 14, 15)
ab ab
cd 00 01 11 10 cd 00 01 11 10
00 1 1 00 1 1
1º 01 1 1 01
2º 3º
1 1
11 1 1 1 F 11 1 F = a·c + b·c + a·c·d + b·c·d
FC 1 1 F
10 1 1 1 10 1 1 1

Realizaciones dos niveles

∗ Las realizaciones en 2 niveles tienen muchas estructuras distintas. Las básicas son:
1. Cubriendo los 1’s de F: F = Fsp = P1 + P2 + P3 + ... ; con Pn = x · y · ...

Estructuras AND-OR; NAND-NAND; AND-wiredOR
2. Cubriendo los 0’s de F: F = Fps = S1 · S2 · S3 · ... ; con Sn = x + y + ...

Estructuras OR-AND; NOR-NOR; OR-wiredAND
∗ Siendo G = F (los 1’s de G son los 0’s de F y los 0’s de G son los 1’s de F):
3. Obteniendo Gsp (cubrir los 0’s de F como si fueran implicantes de 1’s):

F = NOT (G) ⇒ Estructuras AND-OR-INV (AOI), AND-NOR, NAND-AND
FC
4. Obteniendo Gps (cubrir los 1’s de Fcomo si fueran implicadas -implicantes de 0’s-):
F = NOT (G) ⇒ Estructuras OR-AND-INV (OAI), OR-NAND, NOR-OR

FUNCIONES INCOMPLETAMENTE ESPECIFICADAS
∗ Las celdas Φ se usan como más conviene:

∗∗ Se incluyen para formar las agrupaciones de mayor orden (≡ con más celdas)
∗∗ No hay que cubrirlas (aunque puede hacerse)
∗ Ejemplo: F = Σ (1, 13, 14, 15) + d(5, 8, 12)
ab
cd 00 01 11 10
00 0 0 - - Fsp = a·b + a·c·d ⇒ 5 y 12 se hacen 1
01 1 - 1 0
11 0 0 1 0 F
Fps = (a+c)·(c+d)·(a+b) ⇒ 8 y 12 se hacen 0
10 0 0 1 0
FC
Fsp y Fps son distintas, aunque ambas sean solución de F

CUESTIONES FINALES
Realización de funciones de múltiples salidas
* Las funciones de múltiple salida dependen de las mismas variables. Los circuitos tienen varias
salidas que dependen de las mismas entradas. ... ...
⇒ Se ahorran puertas compartiendo implicantes ... ...
... ...
** ¿Qué hacer? Usaremos el método aproximado siguiente:
1.- Cada función se optimiza por separado

2.- Si resultan implicantes comunes, hay que compartirlas
ab ab a
c 00 01 11 10 c 00 01 11 10 >1 F
0 1 1 0 0 0 0 0 1 1 b &
FC c
1 1 1 1 0 F 1 0 1 1 1 G >1 G
a

Eliminación de las restricciones de único rail, fan-in y fan-out
∗ Siempre se obtiene la forma sp/ps mínima y se corrige sobre ese circuito

Fan-in limitado Fan-out limitado
Se asocian puertas para formar Se usan buffers
Único rail:
una del mismo tipo lógico:
Se usa un INV para x
Asociativas (AND, OR):
x x
x
...
No-asociativas (NAND, NOR):
Hay que formar el circuito en
cada caso
&
FC &
&

Realizaciones con Circuitos Integrados SSI/MSI
∗ Los circuitos integrados comerciales SSI/MSI tienen varias puertas del mismo tipo:
Por ejemplo: el CI 74’00 tiene 4 puertas NAND de 2 entradas
∗ Si, p. ej. sólo se utilizan dos NAND-2, sobrarán otras dos puertas (el 50% del CI)
∗∗ Hay que buscar reutilizar las puertas de los CI’s, esto es, hacer el mayor número de
operaciones con las puertas de los CI’s que se hayan utilizado ya
Ejemplo: En único rail a & ¼ 7400
F = a·b + a·c b ¼ 7400 Sólo un
¼ 7400 & F 7400
&
1 &
FC
c ¼ 7400

Otras formas de obtener las expresiones óptimas
∗ Los mapas-K sólo son útiles para hacer a mano funciones de pocas variables (<6)
∗ Las formas sp/ps se pueden obtener mediante otros procedimientos como:

1.- Método Tabular o de Quine-McCluskey
2.- Método de Tisson o basado en el consenso
∗ Otras formas en dos niveles universales, como la de Reed-Muller para AND-XOR
∗ Son muy importantes las formas multiniveles (más de 2 niveles):

∗∗ Formas suma de productos de sumas [de productos de sumas de...]
∗∗ Formas productos de sumas de productos [de sumas de productos de...]
FC ∗∗ Con sólo NAND (o sólo NOR), incluso con fan-in limitado
∗∗ Con XOR-XOR-... y/o XOR

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ANÁLISIS Y DISEÑO COMBINACIONAL

Tema 3: CIRCUITOS DE CONMUTACIÓN:

* Análisis lógico de circuitos combinacionales.

* Objetivos y conceptos básicos en el diseño de circuitos de conmutación.

* Pasos en el proceso de diseño. Obtención de tablas de verdad a partir de otras descripciones.

* Realizaciones en dos niveles. Método de reducción mediante el mapa de Karnaugh.

* Funciones incompletamente especificadas.

Dpto. Tecnología Electrónica, U. Sevilla. Fundamentos de Computadores A&D Combinacional 1

∗ CIRCUITOS DE CONMUTACIÓN: Circuitos formados por puertas y conexiones.

COMBINACIONALES (sin memoria) SECUENCIALES (con memoria)

q, q = función (S, R, historia pasada)

En los próximos temas nos centramos en los circuitos combinacionales

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LS ... S: Shottky (speed)

Grupo IV BJT LS: Low power, Shottky

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Dpto. Tecnología Electrónica, U. Sevilla. Fundamentos de Computadores A&D Combinacional 4

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Core Pad Cable

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[Hennessy & Patterson]

80 dados de 1.6 x 1.0 cm2 246 dados de 0.86 x 0.6 cm2

Intel 80486 Cypress CI7C601

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Un biestable con 4 transistores y 2

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Procesador MIPS 4000 con 1.3Mtransistores

Dado de 1.5 x 1.1 cm2

Dpto. Tecnología Electrónica, U. Sevilla. Fundamentos de Computadores A&D Combinacional 9

Longitud de puerta (nm)

Número de terminales I/O

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∗ SSI (Small-Scale Integration)

∗ MSI (Medium-Scale Integration)

∗ LSI (Large-Scale Integration)

∗ VLSI (Very Large-Scale Integration)/ULSI (Ultra Large-Scale Integration)

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& & Alimentación:

Tipo 7404 (6xINV)

CMOS 4002 (2xNOR-4) 4050 (6xBuffer)

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∗ Niveles lógicos H y L. Márgenes de ruido

∗ Lógica positiva y negativa

∗ Tiempos: 1/de propagación o retraso/retardo y 2/ de transición

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VIHmín Compatibilidad In/Out

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VILmáx VOLmáx NML: Noise Margin L

Valores en tipo 74LSxx VIHmín = 2 V

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Lógica Positiva Lógica Negativa

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FC Valores en tipo 74LSxx: tPLH: 11 ns (típico) y 22 ns (máximo)

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Si se necesitan más conexiones hay que usar Buffers

Fan-in: Número (máximo) de entradas a una puerta.

Si se necesitan más entradas hay que hacer un circuito

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∗ CONSUMO DE POTENCIA: Gasto energético al operar. Se disipa en forma de calor.

∗∗ Dinámica, Pdynamic: Consumo cuando a, b, z conmutan (actividad de conmutación).

∗ El consumo de potencia disminuye al bajar Vcc y la actividad de conmutación

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Parámetro TTL ECL CMOS