Temavii Acs

TEMA VII
TIPOS DE CONVERTIDORES A/D.

TIPOS DE CONVERTIDORES
A/D.
 INDICE
 7.1.-Introducción.
 7.2.- Convertidor paralelo (“Flash Converter”)
 7.3.-Convertidor basados en realimentación digital.
 7.4.- Convertidor Integrador.
 7.5.- Convertidor A/D basado en V/F.
 7.6.- Convertidor Sigma&Delta
A/D.
 7.1.-Introducción.
 Existen numerosas técnicas para la implementación de convertidores A/D (ADC).
Estas técnicas condicionan las características principales de dichos dispositivos como
la resolución o el tiempo de conversión. Por otro lado el número o complejidad de los
dispositivos necesarios para su implementación condicionará el coste de los
dispositivos finales. Antes de entrar en la descripción de las principales técnicas
usadas recordemos la función de transferencia de un A/D.
 Donde las tensiones de cambio de estado,
 (tensiones de threshold) responden a la
 siguiente expresión (para un unipolar de
 n bits de resolución):
A/D.
 7.2.1.- Introducción. El comparador de tensión.
 Cualquier proceso de conversión A/D supone comparar la tensión de entrada con otro
valor de tensión, por tanto un elemento que estará presente en todo tipo de
convertidor (al menos uno) es el comparador de tensión.
 Su funcionamiento es muy simple: si la tensión
 aplicada está por encima de un valor de umbral,
 el valor lógico de salida es “1”, si el nivel está por
 debajo de el umbral la salida es “0”. Generalmente
 se introduce algo de histéresis para evitar
 oscilaciones e inestabilidades. En los comparadores
 de alta velocidad usados en ADC se incluye un latch
 para almacenar el valor de salida en el instante
 deseado.
A/D.
 7.2.1.- Introducción.
 No debemos confundir un comparador con un OP. Aunque ambos usan entradas
diferenciales, los comparadores no se diseñan para ser realimentados negativamente,
y sus etapas de salida se suelen diseñar compatibles con niveles lógicos (TTL, CMOS,
ECL etc.). Un comparador típico de alta velocidad usado en ADCs incluyendo el latch
puede verse en la siguiente figura:
 Las características de los comp.
 usados en los ADC: resolución,
 velocidad, disipación, offset, intens.
 de polarización y superficie en chip;
 son factores determinantes en las
 características generales del ADC.
A/D.
 7.2.2.- El ADC paralelo.
 El convertidor mas rápido del mercado es el denominado paralelo o flash converter.
 en el comparamos, de forma
 directa y simultánea, la tens.
 de entrada con TODOS los
 valores Vth del convertidor.
 Teniendo en cuenta que el
 número diferente de valores
 de tensiones de umbral es
 Para 3 bits necesitamos 7

 comparadores.
A/D.
 La sincronización de latch del comparador actúa como un “muestreador” marcando el
instante de la muestra, por lo que, al menos en teoría, este tipo de ADC no requieren
S&H. El esquema temporal de uno de estos dispositivos sería el de la siguiente figura:
 Dado que realizamos una conversión completa cada pulso de reloj (sólo limitado por
los tiempos de retraso del comparador-latch y de la lógica posterior), estos ADC son
ultra rápidos alcanzando velocidades de 1 Gsps.
A/D.
 La limitación obvia de este tipo de componentes es que el número de componentes
(fundamentalmente comparadores) crece exponencialmente con el número de bits
del convertidor (su resolución), por lo que no encontramos ADC paralelos de mas de
8 bits.
 De hecho actualmente su uso prácticamente se limita a ser parte de los
denominados ADC serie-paralelo o “pipelined” ADC.
 7.2.3.- El ADC serie-paralelo
 Para evitar la complejidad exponencialmente creciente del ADC paralelo y mantener
parte de su velocidad, se usa el ADC paralelo-serie. En este caso disponemos de dos
convertidores paralelo del mismo número de bits (n/2). El primero realiza una
conversión “gruesa”, su resultado pasando por un DAC se resta de la señal de
entrada. El resultado será una señal comprendida entre +/- ½ Q (residuo), si esta
señal se amplifica con una ganancia G= 2^n, la señal ira comprendida entre +/- Vref
y puede ser convertida de nuevo obteniendo los n/2 bits LSBs. Veamoslo en un
esquema:
A/D.
 7.2.3.- El ADC serie-paralelo
 La mayor parte de los actuales ADCs de alta velocidad (fm>20Msps) son de este tipo
con modificaciones en su arquitectura (ver bibliografía recomendada para mayores
detalles).
A/D.
 7.3.-Convertidores basados en realimentación digital.
 7.3.1.- Introducción
 La idea central de este tipo de convertidores es la de comparar el valor de la señal de
entrada (vin) con el de salida de un convertidor DAC de la misma resolución que la
buscada. Si ambas señales son iguales (con una diferencia menor a +/- ½ LSB)
entonces el datos de entrada al DAC corresponde al resultado de la conversión D/A
de la señal de entrada.
 Esquema general de un ADC

 Por realimentación digital
 Obviamente la clave estará en como se varia el dato digital para “acercarse” al valor
de la señal de entrada. En este sentido encontramos los siguientes tipos de
convertidores:
A/D.
 7.3.2.- El convertidor Contador. El convertidor seguidor. (“Tracking
ADC”)
 La idea del convertidor contador, también llamado de rampa, sería contar
directamente pulsos , empezando de cero, hasta que el comparador detecta que la
señal de control supera la entrada.
A/D.
ADC”)
 Si la rampa se genera con un D/A cuya entrada se incremente de uno en uno, la
rampa tendrá una pendiente de subida fija de valor:
 el tiempo de conversión T será:
 el dato de salida
 Es un convertidor muy lento. Ejemplo: para n=12 bits y una Fclk = 1 Mhz el tiempo
de conversión sería de tad = 4,096 ms (No se suele usar).
A/D.
ADC”)
 Una variación de este tipo de convertidor es el ADC seguidor (“tracking ADC”). En
este circuito el contador puede no sólo subir sino también bajar, en función de la
salida del comparador. El resultado es que el valor digital “sigue” las variaciones de la
señal analógica. Generalmente se añade un comparador con ventana de forma que si
la señal se encuentra a menos de +/- ½ Q (ventana) el reloj se “para”.
A/D.
ADC”)
 La ventaja de este tipo de convertidores es que el valor de conversión se encuentra
disponible en todo momento. La principal limitación es que para que el dispositivo
pueda “seguir” las variaciones de la señal de entrada su pendiente no puede superar
la pendiente de cambio del dispositivo. Si tenemos una señal de entrada con una
frecuencia de corte fc, en teoría su máxima variación sería:
 Y esa pendiente debe ser menor que la calculada anteriormente:
 Por tanto:
 Por ejemplo para un ADC de 12 bits y una fclk = 1Mhz, podría “seguir” señales con
una frecuencia de corte de solo hasta 77Hz. (ver figura)
A/D.
ADC”)
A/D.
 7.3.3.- El convertidor de aproximaciones sucesivas
 El mas utilizado de los convertidores A/D con realimentación digital por su elevada
velocidad y buena resolución es el ADC de aproximaciones sucesivas.
 En este caso sólo se necesita una comparación por cada bit de resolución. Su
esquema sería el de la siguiente figura:
A/D.
 El proceso de conversión realiza un conjunto de operaciones de comparación entre la
entrada Vin y la salida del D/A (Vda), de la siguiente forma:
 1.- El primer paso supone la comparación de Vin con la salida del D/A para el valor de
entrada (100..0, bit n=1 resto cero), es decir se compara con el valor Vref/2 (Si Vref=5 volts
se compara con 2,5 volts). Si el resultado es 1 (Vda>Vin) entonces en el siguiente ciclo bit n
se pone a cero, si el resultado es 0 (Vin>Vda) entonces en el siguiente ciclo el bit n se pone
a 1.
 2.- En el siguiente ciclo el bit (n-1) se pone a 1 y se repite la comparación. Obsérvese que
en función de la comparación anterior esta segunda se hace con el valor Vda= 3,75 volts
(correspondiente al dato 110…0) o con Vda=1,25 volts (correspondiente al dato 010 …0). El
resultado de esta segunda comparación “decide” el valor final que tendrá el bit (n-1).
 3.- Los siguientes ciclos repiten este esquema de forma que en la tercera comparación se
establece el valor final del bit (n-2), en la cuarta el bit (n-3) y así sucesivamente.
 4.- Una vez realizada la comparación correspondiente al último bit (bit 0) el valor que
tenemos en el registro (llamado SAR “Successive Aproximation Register”, Registro de
Aproximaciones Sucesivas) corresponde al resultado de la conversión A/D.
A/D.
 El proceso se asemeja a obtener el peso de una pieza realizando el menor número de
pesadas:
 Este tipo de convertidor requiere, por tanto, un tad= n tclk. Es la mejor alternativa
para una resolución media (hasta 14 bits) y velocidades medias
(100Khz<fm<20Mhz).
A/D.
 7.4.- Convertidor Integrador de doble rampa.
 Es una técnica fundamental en aplicaciones de alta resolución, donde la
velocidad no sea importante, por ejemplo en voltímetros. Se basa en una
doble integración de señales. Veamos un esquema simplificado:
R C
Vi 0
- COMP
-Vref Voc
1 -
+
+
CLK
Contador N+1 bit
bN bN-1 b0
D (Nbits)
A/D.
 Su funcionamiento se desarrolla en dos fases:
 Fase 1,. Integración de la señal Vin. (Tiempo constante).
 Supongamos que inicialmente el contador de N+1 bits está a cero, y que el
condensador del integrador está descargado. El conmutador de la entrada conecta la
señal Vin que empieza a ser integrada por el circuito integrador. Si suponemos la
señal Vin= cte. la señal de salida del integrador Voc va variando de forma continua
con una pendiente proporcional a Vin:
 Al ser está señal negativa el comparador da una salida = “1” y los pulsos de la señal
de reloj hacen que el contador se vaya incrementando.
 Pasados 2N pulsos de reloj el contador (de N+1 bits) pasa del valor “01111..1” al
valor “1000..0”. En este momento la señal (bit N del contador) que controla el
conmutador de la entrada cambia, y dicho conmutador pasa a seleccionar la señal –
Vref.
 El tiempo de esta primera fase es constante e igual a T1=2NxTCLK. (periodo de la señal
de reloj); por lo que el valor final alcanzado por la señal Voc será:

A/D.
 Fase 2.- Integración de la señal –Vref. (Pendiente constante)
 Durante esta segunda fase la salida del integrador variará desde el valor final de la
anterior fase con una pendiente cte.
 Esta fase seguirá hasta que Voc=0. En este momento el contador se parará (deja de
recibir pulsos de reloj) con un valor (en sus N bits mas bajos) Dout y se considera
terminado el proceso. Ver gráficas siguientes:

A/D.
T22
T1
T21
Fase 1: T1=cte Fase2: Pendiente=cte
Voc
A/D.
 7.5.- Convertidor A/D mediante conversión V/F.
 Una posible forma de implementar una conversión A/D es convertir la señal
analógica, previamente, en un tren de pulsos digitales de frecuencia variable y
proporcional a dicha señal de entrada. El circuito responsable de esta transformación
es un convertidor tensión-frecuencia (VFC).
T
5
Vin VFC
0
fout=1/T=KVin
 Esta técnica puede implementarse con relativo bajo consumo y puede aplicarse para
el aislamiento galvánico de señales analógicas o para aplicaciones de telemetría.
A/D.
 7.5.- Convertidor A/D mediante conversión V/F.
 La conversión se terminaría mediante la medida de la frecuencia. Por ejemplo
contando los pulsos de la señal durante un periodo fijo (T2). Ver esquema:
 El valor final del contador es:
 Escogiendo adecuadamente el periodo T2 respecto de la cte. de conversión V/F (K)

podemos ajustar nuestra conversión.
A/D.
 7.6.- Convertidor A/D “Sigma&Delta”.
 Actualmente, en la gama de velocidades de conversión medias,
hasta 100 Ksps, la tecnología dominante en conversión AD es la
basada en convertidores Sigma/Delta (∑∆). Se encuentran
disponibles a precios ajustados convertidores de hasta 24 bits de
resolución.
 Como explicaremos en este tema esta tecnología se basa en varios
conceptos importantes:
 Modulación Sigma/Delta.
 Sobremuestreo y Decimación (Diezmado).
 Conformación de ruido (“Noise shaping”).
A/D.
 Existen numerosas ventajas en el uso de ADC SD:
 Ventajas tecnológicas: se basa en técnicas digitales, puede integrarse
con otros dispositivos digitales. Su coste es pequeño incluso para
resoluciones elevadas.
 Aporta otras ventajas desde el punto de vista de requerimientos del
filtro antialiasing y del circuito de muestreo, debido a su estructura de
sobremuestreo y de conversión de baja resolución.
 Debido a que dispone de filtros digitales posteriores a la conversión, el
ruido puede ser facilmente controlado.
 Son convertidores inherentemente lineales (DNL despreciables).
A/D.
 7.6.2.- Principio de funcionamiento del ADC SD.
 Para comprender el funcionamiento de un convertidor SD comenzaremos por
describir la denominada modulación delta. La idea central de este tipo de modulación
era la de enviar no el valor digital de la señal sino sólo de la diferencia respecto de la
muestra anterior:
A/D.
 La señal se enviaba como una secuencia de ceros y unos. Si la señal iba “creciendo”
se envían unos (1), si la señal decrece se envían ceros (0), si la señal fuera constante
se enviarían ceros y unos alternativamente.
 En el receptor se podría reconstruir la señal integrando este tren de pulsos:

A/D.
 La modulación SD puede deducirse de la anterior:
A/D.
 Si ahora reducimos los integradores a uno queda:
 Obsérvese que en este caso hemos reconstruido la señal analógica. Si ahora

quisiéramos obtener una señal digital, el filtro final, cuya entrada sería una cadena de
bits se realizaría con un FPB digital.
A/D.
 Observe que ahora, el promedio de la secuencia de unos y ceros de la salida del
modulador es proporcional al valor de la entrada, por tanto si a continuación
colocamos un filtro digital que “promedie” esta secuencia el valor digital de salida
sería proporcional a la señal de entrada (conversión completa). Por tanto un ADC SD
tiene dos partes:
A/D.
 Intentemos ver en forma gráfica el funcionamiento de este dispositivo. Veamos el
modulador S&D:
A/D.
 7.6.3.- Sobremuestreo y diezmado (“Oversampling” “Decimation”).
 Como podemos ver para que el sistema “siga” adecuadamente la señal de entrada la
frecuencia de la señal de reloj (frecuencia de muestreo) debe ser lo mas alta posible,
mucho mas de 2 fc. Estamos ante un sistema de sobre muestreo.
 Sobre muestrear una señal consiste sencillamente en usar una frecuencia de
muestreo muy por encima de dos veces (en algunos casos 128 veces) su frecuencia
de corte 2 fc. Sobre muestrear una señal presenta numerosas ventajas:
 Disminuye los requerimientos del filtro antialiasing.
 Para una determinada resolución disminuye la densidad de ruido.
 Obviamente, por otro lado, implicaría la necesidad de procesar señales a una

velocidad mas alta (al disponer de un número mayor de muestras por segundo), por
lo que a menudo un proceso de sobre muestreo es seguido de un proceso de filtrado
digital y diezmado de la señal. Estudiemos estos efectos:
A/D.
 Efecto de sobremuestrear sobre el filtro anti-aliasing
 Veamos dos casos de sistema, uno “normal” y uno sobre muestreado. Supongamos
una señal de audio con frecuencia de corte de 20 Khz , en el caso “normal”
muestrearemos a una frecuencia un poco superior a 2xfc, por ejemplo a 48 Khz.
 El filtro debe “caer”

 lo necesario (ej:-60dB)
 desde 20K hasta 28K
 (de fc a 1,4fc)
 debe ser un filtro analóg.
 muy selectivo. 
 caro y complejo.
A/D.
 Supongamos ahora un sistema con la misma señal de entrada, pero
sobremuestreado, fs2= 4fs1 (fs2=4x 48Khz=192 Khz)
 En este caso el filtro

 debe atenuar lo
 necesario
 desde fc=20 Khz hasta
 fs-fc=172 Khz esto es
 desde fc8,5 fc.
 el filtro es menos
 selectivo.
 Las características del filtro para este segundo sistema son mucho menos restrictivas
 menos complejos y mas baratos.
A/D.
 Ademas el ruido de cuantización en la banda de interés es menor cuanto mayor sea
la frecuencia de muestreo. Veamoslo:
 El ruido de cuantización total depende del número de bits:
 Pero dado que es un ruido aleatorio, se extiende por todo el espectro de la señal, por
tanto su densidad de espectral de ruido depende además de la frecuencia de
muestreo:
 Por tanto un sistema con 4 veces la frecuencia de muestreo de otro tiene una
densidad espectral de ruido de cuantización cuatro veces menor.
A/D.
 Representación de la densidad de ruido espectral de dos sistemas con la misma
resolución y diferente frecuencia de muestreo (fs2=4fs1).
 Si la señal de interés tiene una frecuencia de corte fc, el ruido total en la zona de
interés será:
 Será cuatro veces menor en la señal muestreada 4 veces mas rápidamente.

A/D.
 Pero muestrear mas rápidamente genera mas datos por segundo lo cual requiere
mas ancho de banda, si estamos comunicando, mas memoria, mas potencia de
proceso, etc. Por tanto las ventajas, en cuanto a filtro antialiasing y ruido, que
presenta el sobremuestreo se perderían con estos inconvenientes. La solución está en
diezmar la señal.
 Diezmar una señal en una proporción N, no es ni mas ni menos, que tomar de cada
N valores de una señal digital 1 sólo , desechando el resto de muestras. Dado que
esto equivale a muestrear la señal con frecuencia fs/N, para evitar que se produzca el
efecto de aliasing hay que garantizar, previamente que no existen componentes
frecuenciales a frecuencias superiores a fs/2N. Para garantizar esto debemos pasar la
señal digital por un filtro paso de baja con dicha frecuencia de corte. Por tanto los
dos sistemas equivalentes quedan:
A/D.
 Efecto de diezmar una señal (factor 4)

A/D.
 Solución sobremuestreada: genera procesado digital (FPB + Diezmado) a cambio de

simplificar y abaratar el filtro analógico y reducir el ruido de cuantización en la banda
de interés (fc).

A/D.
 El diezmado además permite incrementar la resolución de salida. Veamoslo en el

ejemplo de la siguiente figura. Vamos a diezmar por un factor 16 una señal de 1 solo
bit de resolución. En lugar de tomar una de las muestras como resultado, vamos a
tomar el promedio de las 16:
 Dado que hay 7 valores a “1” y 9
 valores a “0”, el resultado de
 promediar sería 7/16=0,4375 que
 escalado adecuadamente es
 0111.
 Obsérvese que hemos obtenido un
 resultado de 4 bits.

A/D.
 Aplicación de estos conceptos a un ADC SD: Efectivamente los convertidores SD son

sistemas sobremuestreados con un bit de resolución. El filtro digital “promedia” la
cadena de bits de salida aumentando la resolución. Se cambia velocidad por
resolución.

A/D.
 7.6.4.- Efecto sobre el ruido de cuantización (“Noise Shaping”).
 A pesar que el sobremuestreo distribuye el ruido y lo reduce en la banda de interés el ADC SD
tiene un convertidor de un bit, lo que implica un ruido de cuantización elevado que incluso
distribuido a lo largo de toda la frecuencia sería excesiva en la banda de interés para resoluciones
de salida elevadas. La solución estriba en que la técnica SD “empuja” el ruido de cuantización a
frecuencias altas. Para entender este fenómeno debemos analizar en el dominio de la frecuencia
el modulador S&D.

A/D.
 Obsérvese que en términos frecuenciales el S&D integra (FPB) la señal de entrada y el ruido lo
pasa por un FPA.
 A este efecto de “empujar”
 el ruido a las frecuencias
 altas se le denomina
 “Noise shaping”,
 (“Dar forma al ruido”)

A/D.
 Si combinamos todos los efectos (sobremuestreo y noise shaping) nos damos cuenta
que el ruido total en la gama de frecuencias de interés es muy pequeño. Dado que la
salida de modulador S&D la
 pasamos por un filtro paso de baja
 que se queda solo con la señal
 de interés, anulará la mayor parte
 del ruido de cuantización, que
 como vemos va a las altas frecuenc.

A/D.
 7.6.5.- Conclusiones.
 Los convertidores ADC S&D son convertidores basados en técnicas digitales con
componentes analógicos muy sencillos. Son sistemas sobremuestreados y de baja
resolución interna. Cambiando velocidad por resolución permiten diseños de elevada
resolución a frecuencias de conversión media.
 Su coste es relativamente bajo. Al ser altamente sobremuestreados no requieren S&H
y los filtros de entrada pueden ser muy simples (basta un R-C). El ruido puede ser
fácilmente controlado. La siguiente gráfica nos da una idea del campo de aplicación
actual:

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TEMA VII

TIPOS DE CONVERTIDORES A/D.

 Para 3 bits necesitamos 7

 Esquema general de un ADC

 el tiempo de conversión T será:

 Y esa pendiente debe ser menor que la calculada anteriormente:

Contador N+1 bit

Fase 1: T1=cte Fase2: Pendiente=cte

 El valor final del contador es:

 Escogiendo adecuadamente el periodo T2 respecto de la cte. de conversión V/F (K)

 Obsérvese que en este caso hemos reconstruido la señal analógica. Si ahora

 Obviamente, por otro lado, implicaría la necesidad de procesar señales a una

 El filtro debe “caer”

 En este caso el filtro

 El ruido de cuantización total depende del número de bits:

 Será cuatro veces menor en la señal muestreada 4 veces mas rápidamente.

 Solución sobremuestreada: genera procesado digital (FPB + Diezmado) a cambio de

 El diezmado además permite incrementar la resolución de salida. Veamoslo en el

 Aplicación de estos conceptos a un ADC SD: Efectivamente los convertidores SD son

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