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Tecnologia Cmos 1 PDF
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Lógica Secuencial
Profesor:
Ing Andrés Felipe Suárez
Grupo de Investigación en Percepción
y Sistemas Inteligentes.
Email:
Andres.suarez@correounivalle.edu.co
Tabla de Contenido
• Recordando lógica combinacional
– Algebra booleana
– Procedimiento de diseño
– Ejemplo.
• Lógica secuencial
– Realimentación
– Latch SR
– Flip-flop D
– Flip-flop JK
– Contador asíncrono
– Contador síncrono
• Aplicación
Algebra Booleana
• El algebra booleana es la matemática de los circuitos
lógicos, describe diferentes tipos de operaciones lógicas
sobre variables booleanas, que son aquellas que solo pueden
tomar dos valores: 0 ó 1 .
• Reglas:
• Procedimiento:
Circuito lógico
4 bits 1 bit
Nombres: a b c d Nombre = f
A3 A2 A1 A0
Procedimiento de Diseño –
Ejemplo A B C D F
0 0 0 0 0
• Diseñar un circuito lógico que 0 0 0 1
detecte los números primos entre 0 0 1 0
el 0 y el 15 0 0 1 1
0 1 0 0
F=
Procedimiento de Diseño –
Ejemplo
• Diseñar un circuito lógico que detecte los números primos entre
el 0 y el 15
Realizar factor
común ubicando
los términos con
mayor semejanza
para eliminar
Procedimiento de Diseño –
Ejemplo
• Diseñar un circuito lógico que detecte los números primos entre
el 0 y el 15
De nuevo buscar
factores comunes
y aplicar las
reglas
Procedimiento de Diseño –
Ejemplo
• Diseñar un circuito lógico que detecte los números primos entre
el 0 y el 15
R S Q Q´
0 1 0 1
1 0 1 0
1 1 Q Q´
0 0 Estado no
definido
Lógica Secuencial – Latch SR
con Habilitación
• La salida no cambia hasta que la entrada EN este en ALTO y
habilite el circuito, se muestra un ejemplo de latch con
compuertas NOR
Lógica Secuencial – Latch D
EN D Q Q´
0 1 Q Q´
0 0 Q Q´
1 1 1 0
1 0 0 1
EN D Q Q´
0 x Q Q´
Simplificada 1 D D 0
Lógica Secuencial – Latch D
Entradas . . Salida
. Lógica .
Combinatoria
Elementos de
Memoria
Clock (Flip-Flops)
Lógica Secuencial – Flip-Flop SR
S R CLK Q
S
Q 0 0 Qo memoria
Pulse
CLK
transition
detector
0 1 0 reset
Q' 1 0 1 Set
R
1 1 ? invalida
: Flanco de reloj
Lógica Secuencial – Flip-Flop D
• Es útil cuando se requiere almacenar un único bit.
D CLK Q Q
D Q
0 0 1
1 1 0
CLK Q
: Flanco de reloj
Lógica Secuencial – Flip-Flop D,
Entradas Asíncronas
• Se tienen 2 entradas adicionales que actúan sin PR
reloj para inicializar el estado del flip-flop, PR D Q
(Preset) coloca un 1 en Q y el CLR (Clear) un 0
CLK Q
CLR
PR CLR CLK D Q Q´
PRESET CLEAR CLOCK DATA
1 1 0 0 1
1 1 1 1 0
0 1 X X 1 0 Asynchronous Preset
1 0 X X 0 1 Asynchronous Clear
0 0 X X 1 1 ILLEGAL CONDITION
Lógica Secuencial – Flip-Flop JK
J K CLK Q
J Q
Q0 No
CLK 0 0
Change
K Q 0 1 0 Clear
1 0 1 Set
Q0
1 1 Toggle
Acondicionamiento
de Señal
Lógica Secuencial – Registro de
Desplazamiento