Lab 4.

Diseo de sistemas combinacionales usando K-Maps

4.1 Objetivo
El objetivo de esta prctica de laboratorio es implementar un sistema digital
combinacional que eleve un nmero binario de 3bits al cuadrado. Este laboratorio
emplear la tcnica de reduccin de funciones booleanas mediante mapas de
Karnaugh y ste diseo ser implementado en la plataforma reconfigurable FPGA.

4.2 Justificacin
Con esta prctica de laboratorio, los estudiantes podrn analizar, conceptualizar,
disear e implementar un sistema digital combinacional mediante un caso de estudio
especfico. Esta prctica de laboratorio impacta los siguientes temas del plan de
estudios de la asignatura (ver carta descriptiva de la asignatura):
- Unidad 4
- Sub-tema 4.1 y 4.2.

4.3 Herramientas y materiales requeridos

El material y las herramientas (software) requeridas para poder implementar el
ejemplo demostrativo, se presentan a continuacin.
Computadora con los paquetes de software Xilinx ISE Design Suite y Digilent
Adept precargados.
Tarjeta Digilent Basys Digilent Nexys 3.

4.4 Ejemplo demostrativo

Con este ejemplo demostrativo se presenta el procedimiento para implementar el
sistema combinacional utilizando mapas de Karnaugh.

1. Considere la siguiente funcin booleana representada con minitrminos-

maxitrminos (, , ) = (2,5,6) = (0,1,3,4,7).
2. Realizar la tabla de verdad correspondiente a la funcin booleana. En la
Fig. 4.1 se muestra la tabla de verdad de este ejemplo demostrativo.

Fig. 4.1. Tabla de verdad de la funcin booleana.

 3. Aplicar la tcnica de mapas de Karnaugh para simplificar la funcin
booleana si consideramos la representacin con minitrminos. La Fig.
4.2(a) ilustra las agrupaciones realizadas con la tcnica de Karnaugh para
la representacin con minitrminos.
4. Aplicar la tcnica de mapas de Karnaugh para simplificar la funcin
booleana si consideramos la representacin con maxitrminos. La Fig.
4.2(b) ilustra las agrupaciones con maxitrminos.

Fig. 4.1. Tabla de verdad de la funcin booleana.

Despus de aplicar la tcnica de Karnaugh, los siguientes resultados se obtuvieron:

= + y = ( + )( + )( + )

------------------------------------------------------------
ENTITY ejemplo_comb IS
PORT ( a, b, c : IN STD_LOGIC;
f : OUT STD_LOGIC );
END ejemplo_comb;
-------------------------------------------------------------
ARCHITECTURE rtl OF ejemplo_comb IS
BEGIN
f <= (a AND (NOT b) AND c) OR (b and(NOT c));
END rtl;
-------------------------------------------------------------
Fig. 4.1. Cdigo en VHDL utilizado para implementar la funcin con minitrminos.

5. Implemente el cdigo que se muestra en la figura y agrguelo al proyecto.

4.5 Instrucciones del laboratorio

PARTE I. Implementacin en el FPGA

Implementar en un FPGA el diseo digital de un sistema combinacional que eleve un

nmero binario de 3bits al cuadrado. Este laboratorio emplear la tcnica de
reduccin de funciones booleanas mediante mapas de Karnaugh.
Lleve a cabo la programacin de la tarjeta Basys descargando el archivo de
programacin a la tarjeta utilizando el programa Adept de Digilent. Una vez
programado el FPGA pruebe todas las combinaciones de entrada (corresponden al
resultado del anlisis de la tabla de verdad) cambiando las posiciones de los
interruptores SW0 y SW1 y verifique la salida en el led LD0

a) Analticamente realizar la tabla de verdad

b) Obtener la funcin booleana basada en minitrminos y maxitrminos.
c) Implementar el cdigo en VHDL:
i. Utilizar la funcin basdada en minitrminios
ii. Utilizar la funcin con maxitrminos.
d) Realizar la sntesis del cdigo VHDL y verifique que el diagrama lgico, del
circuito obtenido, corresponda a la funcin lgica que se describe.
e) Implementar la cama de prueba para realizar las simulaciones de cada una
de las compuertas lgicas.
f) Mediante el uso del programa Project Navigator que forma parte del
paquete de software Xilinx ISE Design Suite, crea un nuevo proyecto y se
agrega un nuevo archivo de texto con el cdigo VHDL, en donde las seales
de entrada a, b , c, todas del tipo std_logic, genrarn la salida std_logic
f.
g) Realice la sntesis del cdigo y verifique el diagrama esquemtico RTL del
cdigo el cual debe coincidir con el mostrado en la figura.
h) Seleccione el men de simulacin en la venta del Project Navigator y corra
la simulacin descrita en el testbench realizado en el apartado anterior. Una
vez abierto el simulador ajuste la escala de tiempo y deber observar las
formas de onda de la seal. Verifique que estas corresponde al
comportamiento del sistema.

PARTE II. Anlisis del desempeo de las arquitecturas en el FPGA

a) Despus del proceso de sntesis:

Copie la imagen de las formas de onda para su reporte y verifique que

correspondan a las funciones lgicas implementadas.

b) Desarrollar la cama de prueba (testbench) de cada implementacin y

verificar funcionalmente el resultado de cada funcin lgica.
c) Implementar cada una de las funciones lgicas en la tarjeta Digilent Basys.
Visualizar con leds si se cumple la tabla de verdad de cada funcin lgica,
adems de la validacin con su correspondiente simulacin.
d) Analizar el desempeo en trminos de su rea, despus del proceso de
sntesis.

Responder lo siguiente para cada funcin lgica:

Cul es la cantidad de LUTs utilizados en la sntesis?___________________
Cul es la cantidad de FlipFlops s utilizados en la sntesis?___________________
Cul es la cantidad de IOBs utilizados en la sntesis?___________________
Cul es el procentaje total de HW utilizados en el diseo?_________________

Anoten sus conclusiones finales