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Tema8 CircCombinacionales PDF
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CIRCUITOS
COMBINACIONALES
http://www.tech-faq.com/wp-content/uploads/images/integrated-circuit-layout.jpg
8.1. Introduccin
8.2. Definicin de circuito combinacional
8.3. Anlisis de circuitos combinacionales
8.4. Sntesis y diseo de circuitos combinacionales
8.5. BLOQUES FUNCIONALES COMBINACIONALES
Codificadores
Decodificadores
Multiplexores y Demultiplexores
Dado el esquema circuital del sistema (nivel de puertas lgicas), el anlisis del sistema
consiste en:
Obtener sus ecuaciones
Proceder a su simplificacin
Transcripcin (si es posible) de su funcionamiento en forma literal.
Importante: el anlisis debe conducir a una solucin nica (por ejemplo, en una tabla de verdad).
La estructura del circuito viene dada por su diagrama lgico formado por puertas lgicas cuyo
comportamiento lo determina el smbolo que lo representa
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
xy
x xz
y
x y + x z + zt ( y + t )( x y + x z + zt )
x
zt
z
( y + t )( xy + xz + zt ) + yz
z y+t
y
t
t y yz
z
Una vez realizado este primer paso, la funcin puede aparecer como suma de productos o
como producto de sumas, pero ninguna de las dos formas tiene porqu ser cannica.
En general, la funcin puede aparecer de otra forma, dependiendo del nmero de niveles,
pero todas deben de conducirnos al mismo mapa de Karnaugh.
Con el mapa de Karnaugh, la funcin puede ser simplificada y obtenida su tabla de verdad.
A partir de esta tabla de verdad ser ya inmediato dar la funcin de forma literal
(proposicin).
ejemplo N 1
D. Pardo, et al. 1999
Si el circuito est construido con puertas NAND, NOR su anlisis se hace de forma
anloga.
Podemos considerar las equivalencias entre puertas (tema anterior).
REGLAS cuando el circuito est realizado con puertas NAND y queremos
transformarlo en combinacin de puertas AND y OR:
Considrense como puertas OR todas las puertas NAND en nivel impar.
Considrense como puertas AND todas las puertas NAND en nivel par.
Complemntense todas las variables que entren en el circuito en un nivel impar.
Cuando una variable entre a un nivel par y a uno impar slo ser complementada en el
nivel impar.
Considrense como puertas AND todas las puertas NOR en nivel impar.
Considrense como puertas OR todas las puertas NOR en nivel par.
Complemntense todas las variables que entren en el circuito en un nivel impar.
Cuando una variable entre a un nivel par y a uno impar slo ser complementada en el
nivel impar.
La sntesis del sistema consiste en que: Dada una especificacin literal, obtener un
circuito que la satisfaga, generalmente bajo unos criterios de optimizacin.
La tcnica de simplificacin puede modificarse para obtener, por ejemplo, una economa de
puertas. En particular esto puede ocurrir en dos situaciones frecuentes:
Cuando se desea generar simultneamente varias salidas (varias funciones)
Cuando se desea obtener el circuito en tres niveles que, en algunos casos, resulta
ventajoso sobre el de dos niveles.
No existen reglas concretas para obtener una expresin ptima.
Finalmente se realiza la implementacin de la expresin aceptada como ptima mediante
puertas lgicas.
AND y OR
NAND. Aqu es donde interviene el tipo de lgica a utilizar.
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
Implementacin total
del circuito con
puertas AND, OR Y
NOT
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
Para obtener una red o circuito con tres niveles puede seguirse el principio
siguiente:
En el proceso de simplificacin se permite que cuando cogemos los minterms (o
maxterms) tomemos alguna casilla que pueda:
tener algn valor 0" si se busca una suma de productos
O algn 1" en caso de ser un producto de sumas.
De modo que si algunos "0" se toman como 1" (y lo propio para los maxterm)
puede obtenerse una expresin ms simple de la funcin mediante los mapas
de Karnaugh.
Si con tales agrupaciones construyramos la funcin, estara mal y lo podramos
hacer en dos niveles.
El tercer nivel se utiliza para generar una seal de inhibicin sobre el segundo nivel,
justo cuando ocurren en las entradas las combinaciones mal consideradas.
Las ventajas de esta sntesis suelen ser, reducir el nmero de entradas por
puerta y en algunos casos no necesitar complementacin de las entradas.
Implementacin multifuncin
CODIFICADORES
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
CODIFICADORES
Su cometido es la generacin de un
nmero binario sobre sus n salidas que
identifique cul de las entradas est 1 0 0 0 0 0 0 0 0 0 0
activada. 0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
En la figura observamos un codificador 0 0 0 1 0 0 0 0 0 1 1
de octal a binario sin prioridad, cuya 0 0 0 0 1 0 0 0 1 0 0
tabla de verdad es: 0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
De la tabla de verdad, podemos extraer 0 0 0 0 0 0 0 1 1 1 1
las expresiones lgicas para las tres
salidas. Tabla de verdad de codificador de octal a binario
A2 = ( 4 +5 + 6 + 7 )
A1 = ( 2 +3 + 6 + 7 )
A0 = ( 1 +3 + 5 + 7 )
CODIFICADORES
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030801.htm
Codificador decimal-BCD
(sin prioridad)
A= ( 8 + 9 )
B = ( 4 +5 + 6 + 7 )
C = ( 2 +3 + 6 + 7 )
D = ( 1 +3 + 5 + 7 + 9 )
CODIFICADORES
Codificadores con prioridad
En los codificadores sin prioridad si se activan simultneamente varias lneas de entrada se
genera un cdigo errneo en la salida, de acuerdo al nmero de entradas excitadas con el
respectivo valor.
La solucin de este conveniente se logra empleando codificadores de prioridad de modo
que respondan respondan a una sola seal de entrada activa.
Funcionan codificando la entrada activa de mayor valor decimal sin tener en cuenta las dems).
Ejemplo: Codificador 74148 (de octal a binario) activo por bajos.
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
CODIFICADORES
Diagrama lgico de un
codificador 74148
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
DECODIFICADORES
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030801.htm
DECODIFICADORES
Decodificador 2:4 (2 lneas de entrada y 4 lneas de salida).
Las entradas del decodificador son A0 y A1 y representan un
entero de 0 a 3 en cdigo decimal.
Segn el valor binario presente en las 2 entradas se activa una de
las 4 salidas al valor lgico 1.
Por ejemplo, con el valor A1 A0 =10 se activar la salida
D2.
La tabla de verdad es la que se muestra
Implementando cada
una de las 4 salidas,
obtenemos el circuito:
http://upload.wikimedia.org/wikipedia/commons/thumb/f/fc/
Decoder_Example.svg/500px-Decoder_Example.svg.png
lneas de salida). 0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
La tabla de verdad es la que se muestra
0 1 1 0 0 0 1 0 0 0 0
Las salidas son mutuamente exclusivas ya que
solamente una de las salidas es igual a 1 en 1 0 0 0 0 0 0 1 0 0 0
1 1 1 0 0 0 0 0 0 0 1
DECODIFICADORES
Decodificador BCD:decimal
(4 lneas de entrada y 10 lneas de salida).
La tabla de verdad es la que se muestra
DECODIFICADORES
Ejemplo:
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MULTIPLEXORES
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
MULTIPLEXORES
1 1 0 1 1 0 0 0
C
B
A
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
MULTIPLEXORES
Ejemplo n 2: f = m(3,4,5,6,7,12,13,14)
D. Pardo, et al. 1999
Entradas
x y z t f
0 0 0 0 0 0 a0
0 0 0 1 0 t
0 0 1 0 0 1 Multi-
0 0 1 1 1 1 plexor f
0 1 0 0 1 0 81
0 1 0 1 1 0
0 1 1 0 1 1
0 1 1 1 1 t a7
1 0 0 0 0
1 0 0 1 0 x y z
1 0 1 0 0
Variables de seleccin
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Mara Jess Martn Martnez : mjmm@usal.es 32
TEMA 8. CIRCUITOS COMBINACIONALES 8.3. BLOQUES FUNCIONALES
DEMULTIPLEXORES
n entradas de seleccin
2n salidas. La informacin J se puede hacer aparecer en
cualquiera de las salidas aplicando a las entradas de seleccin
la combinacin binaria adecuada.
Es importante comentar que los demultiplexores pueden
trabajar como decodificadores.
Supongamos que tenemos un DEMUX 1:4 ( una J entrada a
cuatro salidas)
Si hago la entrada J=1 siempre activa, transformo el
funcionamiento a un DECODIFICADOR 2:4 La sntesis del demultiplexor
Actuando ahora las seales de seleccin (a, b,... ) como entrada de
cdigo a decodificar
las salidas como salidas del cdigo decodificado.
http://3.bp.blogspot.com/_js6wgtUcfdQ/R6vn4TT0kPI/AAAAAAAACP4/xDh
cOd7SI3o/s400/arbol_de_paridad_4_bits.png
COMPARADORES BINARIOS
http://digitale.galeon.com/comparadores.htm
http://digitale.galeon.com/comparadores.htm
http://digitale.galeon.com/comparadores.htm
Referencias
Pardo Collantes, Daniel; Bailn Vega, Lus A., Elementos de
Electrnica.Universidad de Valladolid. Secretariado de Publicaciones e
Intercambio Editorial.1999.
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030801.htm
http://www.profesormolina.com.ar/electronica/componentes/int/sist_comb.htm
http://upload.wikimedia.org/wikipedia/commons/thumb/f/fc/Decoder_Example.svg
/500px-Decoder_Example.svg.png
http://digitale.galeon.com/comparadores.htm
http://3.bp.blogspot.com/_js6wgtUcfdQ/R6vn4TT0kPI/AAAAAAAACP4/xDhcOd7SI3o/s400/a
rbol_de_paridad_4_bits.png