Laboratorio N 02: SIMPLIFICACION E

IMPLEMENTACION DE FUNCIONES Y
CONVERSION DE CODIGOS
Jos Palomino Juregui, Eddy Yosimar Quevedo Meza, Jim Irvin Cormn Hijar
Facultad de Ingeniera Elctrica y Electrnica, Universidad Nacional de Ingeniera
Lima, Per
jpaulo_p2007@hotmail.com

eddy_uni_fiee@hotmail.com

jcorman@uni.pe

INTRODUCCIN

El siguiente Informe Previo muestra bsicamente aplicar el algebra de boole , los cuales buscan la
simplificacion e implementacion de funciones y conversion de codigos que es un elemento lgico que
traduce una palabra de "n" bits a otra de "m" bits las cuales se refieren al mismo valor decimal en general la
utilizacin de las funciones y codigo nos servir como base para el desarrollo del curso.

representar el nivel de voltaje presente en un alambre o en los

I. OBJETIVO
El laboratorio de acuerdo a sus experimentos tiene como finalidad:
Implantar funciones booleanas utilizando diversas puertas logicas
Comprobar la validez de los metodos: algebraico y grafico, para la
simplificacion de funciones logicas.
Implementar circuitos combinacionales utilizando las compuertas
indicadas en cada caso
terminales de entrada y salida de un circuito.
C. SIMPLIFICACIN DE FUNCIONES Y COMPUERTAS
LGICAS
El lgebra booleana, puede definirse con un conjunto de elementos,
un conjunto de operadores y un nmero de axiomas no probados o
postulados. A continuacin se presentan los principales teoremas y
postulados del lgebra booleana

D. SIMPLIFICACION DE CIRCUITOS LGICOS:

II. TEORA
A. Circuitos integrados
Un circuito integrado (CI), tambin conocido
como chip o microchip, es una estructura de pequeas dimensiones
de material semiconductor, de algunos milmetros cuadrados de rea,
sobre la que se fabrican circuitos electrnicos que est protegida
dentro de un encapsulado de plstico o cermica.
Una vez que se obtiene la expresin booleana para un circuito
lgico, podemos reducirla a una forma ms simple que contenga
menos trminos, la nueva expresin puede utilizarse para implantar
un circuito que sea equivalente al original pero que contenga menos
compuertas y conexiones.
SIMPLIFICACIN ALGEBRAICA.
El lgebra booleana (Algebra de los circuitos lgicos tiene
muchas leyes o teoremas muy tiles tales como :

Ley de Morgan:
B. Algebra de boole A + B = AB

El lgebra de Boole difiere de manera importante del algebra AB = A + B

ordinaria en que las constantes y variables booleanas solo Ley Distributiva:
pueden tomar 2 valores posibles 0 o 1 . una variable booleana es
una cantidad que puede en diferentes ocasiones, ser igual a 0 o A+(BC) = (A+B)(A+C)
1.las variables booleanas se emplean con frecuencia para A(B+C) = AB+AC
 = AB + (AB + AB) , Propiedad asociativa
Adems de las leyes formales para las funciones AND y OR: = AB + B(A+A) , 4. [A(B + C) = AB + AC]
= AB + B1 , 8. [A + A = 1]
A0 = 0 ; A+0 = A = AB + B , 6. [B1 = B]
= B + AB , Propiedad conmutativa
A1=A; A+1=1 = (B + A) (B + B), 3. [A + (BC) = (A + B)(A + C)]
= (B + A) 1, 8. [A + A = 1]
= B + A, 6. [A * 1 = A]
AA=A;A+A=A
Concluimos entonces que una sola puerta OR de dos entradas realiza
AA = 0 ; A+A = 1 la misma funcin (De hecho la tabla 1 corresponde a la funcin OR )

la Ley de la Involucin:

A(negada) = A
III. EQUIPOS Y MATERIALES
Considerar la expresin booleana AB + AB + AB = Y, un diagrama Los materiales a utilizar en el laboratorio son:
lgico de sta expresin aparece en la Figura 1. Observar que deben 1 Fuente de alimentacin regulada variable +5VDC
utilizarse seis puertas para implementar este circuito lgico, que 2 Protoboard.
realiza la lgica detallada en la tabla de verdad (Tabla1) 1 Alicate de punta y 1 alicate de corte.
Cable telefnico para conexiones.
Resistencias de 330 y W.
Diodos LED.
Multmetro
Familia de CI:

Figura 1: Circuito lgico no simplificado

ENTRADAS SALIDA D.

B A Y E.

0 0 0 F.

0 1 1 G.

1 0 1 H.

1 1 1 I.

Tabla 1: Tabla de verdad de la funcin OR

Figura 2: Circuito lgico simplificado

Aplicando el lgebra booleana :

AB + AB + AB = Y

RAZONES
 Cdigo Familia Descripcin
74LS00 TTL NAND de dos entradas
74LS02 TTL NOR de dos entradas
74LS04 TTL NOT, INVERSOR
74LS08 TTL AND de dos entradas
74LS32 TTL OR de dos entradas
74LS86 TTL OR-EXCLUSIVO
74LS11 TTL AND de tres entradas
7423 TTL NOR de 4 entradas
7425 TTL NOR de 4 entradas.
7450 TTL AND-OR-INVERSOR
7451 TTL AND-OR-INVERSOR
74LS125 TTL BUS BUFFER TRI STATE
74LS126 TTL BUS BUFFER TRI STATE

IV. DESARROLLO DE LA EXPERIENCIA

1. Implementar en el laboratorio el circuito lgico
mostrado y haciendo uso de una tabla de
combinaciones hallar el valor de f(w,x,y,z) .Verificar
los valores tericos con los obtenidos en el
laboratorio. considere la entrada W la ms
significativa
Los valores de x,y,z,w son representados por los valores lgicos 2. Dado las siguientes funciones:
tomados de B,C,D,A respectivamente F1=
# de minterm Dec Implicantes
1s Implicantes de
de tamao
tamao cuatro
dos
0 m0
a b c d a b c
1 m1 m(0,1)
a b c d
m2 a b d
a b c d m(0,2)
m8
a b c d b c d
m(0,8)

2 m3
a b cd a b d
m10 m(1,3) a b
a b c m(0,1,2,3)
a b c d m(2,3) b d
m12 b c d m(0,2,8,10)
m(2,10) a d
ab c d a b d m(0,1,2,3)
m(8,10)
a c d
m(8,12)

3 m14
ac d
m(10,14)
abc d
ab d
m(12,14)

RESULTADOS EXPERIMENTALES:
m(0,1,2,3,8,10,12,14)
F2= M ( 0,3,4,7,8,11,12,15 )
w x y z f F3= M ( 1,2,3,5,6,7,9,13,14,15 )
0 0 0 0 F4= m(1,2,4,7,8,11,13,14)
0 0 0 1
0 0 1 0 a) Simplificar F1 por el mtodo Quine
0 0 1 1
0 1 0 0
0 1 0 1 TABLA DE IMPLICANTES PRIMARIOS
0 1 1 0
0 1 2 3 8 10 12 14
0 1 1 1
1 0 0 0 X X X X
a d m(0,1,2,3)
1 0 0 1 X X X X
1 0 1 0
b d m(0,2,8,10)

X X X X
1 0 1 1 a b m(0,1,2,3)

1 1 0 0
1 1 0 1
1 1 1 0
F1= 8-10-12-14 (2,4) + 0-1-2-3 (1,2)
1 1 1 1 F1= A D + A B
 c) Simplificar F3 por el mtodo del tabulado o numrico

# de 1s minterm Dec Implicantes de Implicantes de tamao

tamao dos uno
0 m0 0 0-4(4) 0-4-8-12(4,8)
0-8(8) 0-8-4-12(8.4)
1 m4 4 8-10 (2)* Tabla reducida
m8 8 4-12 (8) 0-4-8-12(4,8)*
2 m10 10 8-12 (4)
m12 12
3 m11 11 10-11(1)*

TABLA DE IMPLICANTES PRIMARIOS

0 4 8 10 11 12
b) Simplificar F2por el mtodo de Q-M 10-11 (1) X X
8-10 (2) X X
0-4-8-12(4,8) X X X X
# minter Bin Implicantes de
Implicantes de
de m tamao cuatro
tamao dos
1s
1 m1 000 0-01 m(1,5) F3=10-11 (1) + 0-4-8-12 (4,8)
1 -001 m(1,9) F3= A B C + C D
0-10 m(2,6) --01 m(1,5,9,13) *
m2 001 -010 m(2,10) --10 m(2,6,10,14)*
0

2 m5 010
1

m6 0110

m9 100 -101 m(5,13) d) Simplificar F4 por el mtodo de karnaugh

1 -110m (6,14)
1-01m(9,13 )
m10 101 1-10m(10,14 )
0 AB-CD 00 01 11 10
00 1 1
3 m13 1101 01 1 1
11 1 1
m14 1110
10 1 1

TABLA DE IMPLICANTES PRIMARIOS F4=

1 2 5 6 9 10 13 14
A B C D+ A B C D+ A B C D+ A BCD+ AB C D+ ABC

1-5-9-13 (4,8) X X X X

2-6-10-14 (4,8) X X X X
e) Implementar la funcin simplificada F1 usando solo NAND

F2= 1-5-9-13 (4,8) + 2-6-10-14 (4,8)

F2= C D+C D=(C + D)( C + D)
 F4= A B ( C D+C D) + AB( C D+C D ) +
A B ( C D+CD)
+ A B ( C D+CD)
F4= A B +AB)(C XOR D)+( A B+ A B (C XOR
D)

F4= A XOR B XOR C XOR D

f) Implementar la funcin simplificada F2 usando solo NOR

i) Comprobar experimentalmente el funcionamiento en el

laboratorio

TABLA DE VERDAD F1

A B C D F1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
g) Implementar la funcin simplificada F3 usando solo AOI 0 1 0 0
0 1 0 1
F3= A B C + C D = (C+ D)( A+ C )( B+ C) 0 1 1 0
F3= ( C D+ A C+ BC ) 0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

TABLA DE VERDAD DE F2

A B C D F2
0 0 0 0
0 0 0 1
h) Implementar la funcin simplificada F4 usando solo XOR 0 0 1 0
0 0 1 1
F4= 0 1 0 0
0 1 A B CD
A B C D+ A B C D+ A B C D+ A BCD+ AB C D+ ABC D+ A B C D+ 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0 3. Simplificar e implementar en el laboratorio, la funcin
1 0 1 1 incompletamente especificada, simplificada por el
1 1 0 0 mtodo del tabulado o numrico a 4 literales
1 1 0 1 determinar adems los IPE,IPES,IPNE y trminos , si
1 1 1 0 lo hay.
1 1 1 1
F(A,B,C,D)=
TABLA DE VERDAD DE F3
A B C D F3 m ( 1,4,5,7,12,14,17,20,21,22,23,28) + d( 0,3,6,19,30)
0 0 0 0
0 0 0 1
0 0 1 0 # de minterm De Implicantes de Implicantes de tamao
1s c tamao dos cuatro
0 0 1 1 0 m0 0 0-1(1) 0-1-4-5(1,4)
0 1 0 0 1 m1 1 0-4(4) 0-4-1-5(4,5)
0 1 0 1 m4 4 1-3(2) 1-3-5-7(2,4)
0 1 1 0 2 m3 3 1-5(4) 1-3-17-19(2,16)
0 1 1 1 m5 5 1-17(16) 1-5-3-7(4,2)
1 0 0 0 m6 6 4-5(1) 1-5-17-21(4,16)
1 0 0 1 m12 12 4-6(2) 1-17-3-19(16,2)
1 0 1 0 m17 17 4-12(8) 1-17-5-21(16,4)
1 0 1 1 m20 20 4-20(16) 4-5-6-7(1,2)
1 1 0 0 3 m7 7 3-7(4) 4-5-20-21(1,16)
1 1 0 1 m14 14 3-19(16) 4-6-5-7(2,1)
1 1 1 0 m19 19 5-7(2) 4-6-12-14(2,8)
1 1 1 1 5-21(16) 4-6-20-22(2,16)
m21 21
6-7(1) 4-12-6-14(8,2)
m22 22
TABLA DE VERDAD DE F4 6-14(8) 4-12-20-28(8,16)
m28 28
A B C D F4 6-22(16) 4-20-5-21(16,1)
4 m23
0 0 0 0 12-14(2) 4-20-6-22(16,2)
23
0 0 0 1 12-28(16) 4-20-12-28(16,8)
m30
0 0 1 0 30
0 0 1 1 17-19(2) 3-7-19-23(4,16)
0 1 0 0 17-21(4) 3-19-7-23(16,4)
0 1 0 1 20-21(1) 5-7-21-23(2,16)
0 1 1 0 20-22(2) 5-21-7-23(16,2)
0 1 1 1 20-28(8) 6-7-22-23(1,16)
1 0 0 0 7-23(16) 6-22-14-30(16,8)
1 0 0 1 14-30(16) 12-14-28-30(2,16)
1 0 1 0 12-28-14-30(16,2)
1 0 1 1 19-23(4) 17-19-21-23(2,4)
1 1 0 0 21-23(2) 17-21-19-23(4,2)
1 1 0 1 22-23(1) 20-21-22-23(1,2)
1 1 1 0 22-30(8) 20-22-21-23(2,1)
1 1 1 1 28-30(2) 20-22-28-30(2,8)
20-28-22-30(8,2)

Tabla reducida(implicantes tamao cuatro)

0-1-4-5(1,4) (d) f(A,B,C,D,E)= B E + C E
1-3-5-7(2,4)
1-3-17-19(2,16)
1-5-17-21(4,16)
4-5-6-7(1,2)
4-5-20-21(1,16)
4-6-12-14(2,8)
4-6-20-22(2,16)
4-12-20-28(8,16)
3-7-19-23(4,16)
5-7-21-23(2,16)
6-7-22-23(1,16)
6-22-14-30(16,8)
12-14-28-30(2,16)
17-19-21-23(2,4)
20-21-22-23(1,2)
20-22-28-30(2,8)
RESULTADOS EXPERIMENTALES

Implicantes de tamao ocho Tabla reducida A B C D E f

1-5-17-21-3-7-19-23(4,16,2) 1-5-17-21-3-7-19-23(4,16,2) (a) 0 0 0 0 0
1-3-17-19-5-7-21-23(2,16,4) 0 0 0 0 1
4-5-6-7-20-21-22-23(1,2,16) 4-5-6-7-20-21-22-23(1,2,16) (b) 0 0 0 1 0
4-5-20-2-6-7-22-23(1,16,2) 0 0 0 1 1
4-6-12-14-20-22-28-30(2,8,16) 4-6-12-14-20-22-28-30(2,8,16) 0 0 1 0 0
4-6-20-22-5-7-21-23(2,16,1) (c) 0 0 1 0 1
4-6-20-22-12-14-28-30(2,16,8) 0 0 1 1 0
4-12-20-28-6-22-14-30(16,8,2) 0 0 1 1 1
1-3-5-7-14-17-19-21- 0 1 0 0 0
23(2,4,16) 0 1 0 0 1
0 1 0 1 0
0 1 0 1 1
1 4 5 7 12 1 1 2 2 2 2 2 0 1 1 0 0
4 7 0 1 2 3 8 0 1 1 0 1
a X X X X X X 0 1 1 1 0
b X X X X X X X 0 1 1 1 1
c X X X X X X 1 0 0 0 0
d X X 1 0 0 0 1
1 0 0 1 0
1 0 0 1 1
Trminos IPE: a=1-5-17-21-3-7-19-23(4,16,2)= 1 0 1 0 0
B E 1 0 1 0 1
c=4-6-12-14-20-22-28-30(2,8,16)= C E 1 0 1 1 0
Trminos IPES: No hay 1 0 1 1 1
TrminosIPNE: b=4-5-6-7-20-21-22-23(1,2,16)= 1 1 0 0 0
1 1 0 0 1
B C 1 1 0 1 0
d=0-1-4-5(1,4)= A B D 1 1 0 1 1
Trminos opcionales:No hay 1 1 1 0 0
1 1 1 0 1
Por lo tanto: 1 1 1 1 0
1 1 1 1 1
 4. Disee e implemente en el laboratorio los siguientes
circuitos , que sern controlados segn la tabla:

S1 S0 FUNCION DE
SALIDA
0 0 Complemento a 2
de numero de 4 bits
W= A B+ A D+ A C + A B C D
0 1 Detector de paridad
impar de numeroPara
4 X:
bits
1 0 Conversor de
cdigo GRAY a
BINARIO de 4bit
1 1 Conversor de
cdigo BINARIO a
GRAY de 4 bits

El circuito debe tener 4 entradas y 4 salidas , las cuales deben

visualizarse en LEDs.utilice compuertas tri-state para manejar
datos de 4 bits X= B C D+ B C D+ B C=C ( B XOR D ) + B C
Para Y:
Se diseara el circuito pedido por partes:

Complemento a 2

Se realiza su tabla de verdad

A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1
0 0 1 0 1 1 1 0 Y= C D+ D C=C XOR D
0 0 1 1 1 1 0 1
0 1 0 0 1 1 0 0
Para Z:
0 1 0 1 1 0 1 1
0 1 1 0 1 0 1 0
De la tabla de verdad se puede notar por inspeccin que Z=D
0 1 1 1 1 0 0 1
1 0 0 0 1 0 0 0
1 0 0 1 0 1 1 1 Detector de paridad
1 0 1 0 0 1 1 0
1 0 1 1 0 1 0 1 A B C D W X Y Z
1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0
1 1 0 1 0 0 1 1 0 0 0 1 0 0 0 1
1 1 1 0 0 0 1 0 0 0 1 0 0 0 0 1
1 1 1 1 0 0 0 1 0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 1
Desarrollando el Mapa de Karnaugh 0 1 0 1 0 0 0 0
0 1 1 0 0 0 0 0
Para W:
0 1 1 1 0 0 0 1
1 0 0 0 0 0 0 1
1 0 0 1 0 0 0 0 Desarrollando su tabla de Karnaugh
1 0 1 0 0 0 0 0
1 0 1 1 0 0 0 1
1 1 0 0 0 0 0 0
1 1 0 1 0 0 0 1
1 1 1 0 0 0 0 1
1 1 1 1 0 0 0 0

W=X=Y=0

Para Z:

X= A B+ A B =A XOR B
Para Y:

Z=
A B C D+ A B C D+ A B C D+ A BCD+ AB C D+ ABC D+ A B C D+ A B CD
Z=A XOR B XOR C XOR D
Y= A B C + A B C+ ABC + A B C
Conversin de cdigo Gray a binario de 4 bits Y= A XOR B XOR C

A B C D W X Y Z Para Z:
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 1 0 0 1 0
0 0 1 0 0 0 1 1
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 1
0 1 0 1 0 1 1 0
0 1 0 0 0 1 1 1
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 1
1 1 1 1 1 0 1 0 Z= A XOR B XOR C XOR D
1 1 1 0 1 0 1 1
1 0 1 0 1 1 0 0
1 0 1 1 1 1 0 1 Conversin de cdigo binario a Gray de 4 bits
1 0 0 1 1 1 1 0
1 0 0 0 1 1 1 1 A B C D W X Y Z
0 0 0 0 0 0 0 0
Para W: 0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
W=A 0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
Para X:
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0 Con lo obtenido se procede a armar el circuito deseado
1 0 0 0 1 1 0 0
1 0 0 1 1 0 0 1
1 0 1 0 1 1 0 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

Para W:

W=A

Para X:

X= A XOR B

Para Y:

La parte que involucra al circuito selector se disea de la

siguiente forma

Y= B C + B C=B XOR C S1 S0 C3 C2 C1 C0
0 0 0 1 1 1
Para Z: 0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0

Esto har que cuando S0 y S1 tomen un determinado valor ,solo

una de las cuatro salidas activar 4 Buffer tri-state que a su vez
harn pasar 4 bits de salida correspondientes a uno de los 4
circuitos solicictados

Para C3:
Z= C D+ D C=C XOR D Por simple inspeccin
C3= S0 + S1 0 0 0 0
0 0 0 1
Para C2: 0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
C 2= S0+ S 1 1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
Para C1: 1 1 1 1

Detector de paridad impar

A B C D W X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
C 2= S1+ S 0 0 0 1 1
0 1 0 0
Para C0: 0 1 0 1
0 1 1 0
Por simple inspeccin 0 1 1 1
1 0 0 0
C0= 1)
(S 0)(S 1 0 0 1
1 0 1 0
El circuito seleccionador quedara de la siguiente forma 1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

Conversor de cdigo Gray a binario

A B C D W X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
RESULTADOS EXPERIMENTALES 1 0 0 0
1 0 0 1
Complemento a 2 1 0 1 0
A B C D W X Y Z 1 0 1 1
1 1 0 0 0 0 0 1 0 1 1 0
1 1 0 1 0 0 1 0 0 1 1 1
1 1 1 0 0 0 1 1 0 1 0 1
1 1 1 1 0 1 0 0 0 1 0 0
0 1 0 1 1 1 0 0
Conversor de cdigo binario a Gray 0 1 1 0 1 1 0 1
A B C D W X Y Z 0 1 1 1 1 1 1 1
0 0 0 0 1 0 0 0 1 1 1 0
0 0 0 1 1 0 0 1 1 0 1 0
0 0 1 0 1 0 1 0 1 0 1 1
0 0 1 1 1 0 1 1 1 0 0 1
0 1 0 0 1 1 0 0 1 0 0 0
0 1 0 1 1 1 0 1 0 0 0 0
0 1 1 0 1 1 1 0 0 0 0 0
0 1 1 1 1 1 1 1 0 0 0 0
1 0 0 0
Desarrollando el Mapa de Karnaugh
1 0 0 1
1 0 1 0
1 0 1 1 Para W:
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

5. Disear e implementar en el laboratorio, un circuito

detector de cdigo, que nos permita visualizar diodos W = A B+ A C D+ A BD+ A B C
LED ,el equivalente binario del cdigo que se intenta
detectar , que se muestra en la tabla. La entrada es un Para X:
numero binario de 4 bits (generado en forma manual
o a travs de un circuito contador) , la salida debe ser
el cdigo detectado y deben tener un visualizador
(LEDs de distintos colores) .por otro lado , si ocurre
una entrada invalida del cdigo detectado, los LED de
salida deben apagarse

FUNCION DE
S1 S0
SALIDA X = A B D+ A B C + B D+ A B C D= A B D+ B D+ A B C D
Exceso 3 Gray(Led
0 0
Verde)
Para Y:
0 1 Aiken(Led Amarillo)
1 0 84-2-1(Led Rojo) CD\A 00 01 11 10
BCD(Led B
1 1 00 1 0 0 1
Anaranjado)
01 1 0 0 1
Se desarrollar los circuitos por partes 11 0 1 0 0
10 1 0 0 1
Conversin de cdigo binario a Exceso 3 Gray 4 bits

A B C D W X Y Z
Para Z:
0 0 0 0 0 0 1 0
CD\A 00 01 11 10 Para Y:
B
00 0 0 0 0 CD\A 00 01 11 10
01 0 0 0 0 B
11 1 1 0 1 00 0 0 0 0
10 1 1 0 1 01 0 0 0 0
11 1 1 0 0
10 1 1 0 0
Conversin de cdigo binario a Aiken 4 bits

A B C D W X Y Z
0 0 0 0 0 0 0 0 Para Z:
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0 CD\A 00 01 11 10
B
0 0 1 1 0 0 1 1
0 1 0 0 0 1 0 0 00 0 0 0 0
0 1 0 1 0 1 0 1 01 1 1 0 1
0 1 1 0 0 1 1 0 11 1 1 0 0
0 1 1 1 0 1 1 1 10 0 0 0 0
1 0 0 0 1 0 0 0
1 0 0 1 1 0 0 1
1 0 1 0 0 0 0 0
1 0 1 1 0 0 0 0
1 1 0 0 0 0 0 0 Conversin de cdigo binario a 84-2-1 4 bits
1 1 0 1 0 0 0 0
1 1 1 0 0 0 0 0 A B C D W X Y Z
1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 1 1
Para W: 0 0 1 0 0 1 1 0
0 0 1 1 0 1 0 1
CD\A 00 01 11 10 0 1 0 0 0 1 0 0
B 0 1 0 1 1 0 1 1
00 0 0 0 1 0 1 1 0 1 0 1 0
01 0 0 0 1 0 1 1 1 1 0 0 1
11 0 0 0 0 1 0 0 0 1 0 0 0
10 0 0 0 0 1 0 0 1 1 1 1 1
1 0 1 0 1 1 1 0
1 0 1 1 1 1 0 1
1 1 0 0 1 1 0 0
Para X: 1 1 0 1 0 0 0 0
1 1 1 0 0 0 0 0
CD\A 00 01 11 10 1 1 1 1 0 0 0 0
B
00 0 1 0 0 Para W:
01 0 1 0 0
11 0 1 0 0 CD\A 00 01 11 10
B
10 0 1 0 0
00 0 0 1 1
01 0 1 0 1
11 0 1 0 1
 10 0 1 0 1 1 0 1 1 0 0 0 0
1 1 0 0 0 0 0 0
1 1 0 1 0 0 0 0
1 1 1 0 0 0 0 0
Para X: 1 1 1 1 0 0 0 0

CD\A 00 01 11 10 Para W:
B
00 0 1 1 0 CD\A 00 01 11 10
01 1 0 0 1 B
11 1 0 0 1 00 0 0 0 1
10 1 0 0 1 01 0 0 0 1
11 0 0 0 0
10 0 0 0 0

Para Y:

CD\A 00 01 11 10 Para X:
B
00 0 0 0 0 CD\A 00 01 11 10
01 1 1 0 1 B
11 0 0 0 0 00 0 1 0 0
10 1 1 0 1 01 0 1 0 0
11 0 1 0 0
10 0 1 0 0

Para Z:

CD\A 00 01 11 10 Para Y:
B
00 0 0 0 0 CD\A 00 01 11 10
01 1 1 0 1 B
11 1 1 0 1 00 0 0 0 0
10 0 0 0 0 01 0 0 0 0
11 1 1 0 0
10 1 1 0 0

Conversin de cdigo binario a BCD 4 bits

A B C D W X Y Z Para Z:
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1 CD\A 00 01 11 10
0 0 1 0 0 0 1 0 B
0 0 1 1 0 0 1 1 00 0 0 0 0
0 1 0 0 0 1 0 0 01 1 1 0 1
0 1 0 1 0 1 0 1 11 1 1 0 0
0 1 1 0 0 1 1 0 10 0 0 0 0
0 1 1 1 0 1 1 1
1 0 0 0 1 0 0 0
1 0 0 1 1 0 0 1 Selector de funciones de salida
1 0 1 0 0 0 0 0
A B W X Y Z
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0

Para W:

B\A 0 1
0 0 1
1 1 1

Para X:

B\A 0 1 6. Disear e implementar en el laboratorio un conversor

0 1 1 de codigo, que convierta el codigo EXCESO 3 GRAY
1 0 1 al codigo AIKEN , empiece en el diseo compuertas X-
OR de 2 entradas y otras compuertas . Visualizar las
salidas en LEDs:

Conversor Exceso 3 gray a Aiken

Para Y:
Terico:
A B C D W X Y Z
B\A 0 1
0 0 0 0 x x x x
0 1 0
0 0 0 1 x x x x
1 1 1 0 0 1 1 x x x x
0 0 1 0 0 0 0 0
0 1 1 0 0 0 0 1
0 1 1 1 0 0 1 0
0 1 0 1 0 0 1 1
Para Z: 0 1 0 0 0 1 0 0
1 1 0 0 1 0 1 1
B\A 0 1 1 1 0 1 1 1 0 0
0 1 1 1 1 1 1 1 1 0 1
1 1 0 1 1 1 0 1 1 1 0
1 0 1 0 1 1 1 1
1 0 1 1 x x x x
1 0 0 1 x x x x
1 0 0 0 x x x x

Experimental:
A B C D W X Y Z
0 0 0 0
0 0 0 1
0 0 1 1
0 0 1 0
0 1 1 0
0 1 1 1
0 1 0 1
0 1 0 0
1 1 0 0
1 1 0 1
1 1 1 1
1 1 1 0
1 0 1 0
1 0 1 1
1 0 0 1
1 0 0 0

PARA X:
X=A

PARA Y:

AB 00 01 11 10
CD
00 X 1 X
01 X 1 X
11 X 1 X
10 1 1

Y= D ( A XNORC ) + AD+ A B
PARA Z:

AB 00 01 11 10
CD
00 X 1 X
01 X 1 X
11 X 1 X
10 1 1

Z= ( A NOR D )+ A B
PARA W:
V. BIBLIOGRAFA
AB 00 01 11 10 [1] John F. Wakerly, Diseo digital, 3era edicin.
CD [2] R. M. Marston, Modern TTL Circuits Manual, 1st edition
00 X 1 X [3] Fuente del navegador
http://www.ie.itcr.ac.cr/rsoto/TTL%20Data%20Book%20y
01 X 1 X %20mas/MANUAL_TTL_esp.pdf
[4] Fuente del navegador
11 X 1 X http://www.ti.com/
[5] Fuente del navegador
10 1 1 http://electronicsclub.info/74series.htm
[6] Fuente del navegador
http://materias.fi.uba.ar/6609/docs/Apunte_Familias1_1.pdf
W= C ( A NOR D ) + ACD + A B+ A BC D Fuente del navegador
[7] http://pdf1.alldatasheet.com/datasheet-
pdf/view/8068/NSC/74LS32.html
[8] http://www.ladelec.com/teoria/electronica-digital/169-
simplificacion-de-circuitos-logicos
[9] https://es.wikipedia.org/wiki/Conversor_de_c%C3%B3digo