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Laboratorio N 02: SIMPLIFICACION E

IMPLEMENTACION DE FUNCIONES Y
CONVERSION DE CODIGOS
Jos Palomino Juregui, Eddy Yosimar Quevedo Meza, Jim Irvin Cormn Hijar
Facultad de Ingeniera Elctrica y Electrnica, Universidad Nacional de Ingeniera
Lima, Per
jpaulo_p2007@hotmail.com
eddy_uni_fiee@hotmail.com
jcorman@uni.pe

INTRODUCCIN

El siguiente Informe Previo muestra bsicamente aplicar el algebra de boole , los cuales buscan la
simplificacion e implementacion de funciones y conversion de codigos que es un elemento lgico que
traduce una palabra de "n" bits a otra de "m" bits las cuales se refieren al mismo valor decimal en general la
utilizacin de las funciones y codigo nos servir como base para el desarrollo del curso.
representar el nivel de voltaje presente en un alambre o en los
terminales de entrada y salida de un circuito.

I.

OBJETIVO

El laboratorio de acuerdo a sus experimentos tiene como finalidad:

Implantar funciones booleanas utilizando diversas puertas logicas


Comprobar la validez de los metodos: algebraico y grafico, para la
simplificacion de funciones logicas.
Implementar circuitos combinacionales utilizando las compuertas
indicadas en cada caso

II.

TEORA

A. Circuitos integrados
Un circuito integrado (CI), tambin conocido
como chip o microchip, es una estructura de pequeas dimensiones
de material semiconductor, de algunos milmetros cuadrados de rea,
sobre la que se fabrican circuitos electrnicos que est protegida
dentro de un encapsulado de plstico o cermica.

B. Algebra de boole
El lgebra de Boole difiere de manera importante del algebra
ordinaria en que las constantes y variables booleanas solo
pueden tomar 2 valores posibles 0 o 1 . una variable booleana es
una cantidad que puede en diferentes ocasiones, ser igual a 0 o
1.las variables booleanas se emplean con frecuencia para

C.

SIMPLIFICACIN DE FUNCIONES Y COMPUERTAS


LGICAS
El lgebra booleana, puede definirse con un conjunto de elementos,
un conjunto de operadores y un nmero de axiomas no probados o
postulados. A continuacin se presentan los principales teoremas y
postulados del lgebra booleana
D.
SIMPLIFICACION DE CIRCUITOS LGICOS:
Una vez que se obtiene la expresin booleana para un circuito
lgico, podemos reducirla a una forma ms simple que contenga
menos trminos, la nueva expresin puede utilizarse para implantar
un circuito que sea equivalente al original pero que contenga menos
compuertas
y
conexiones.
SIMPLIFICACIN ALGEBRAICA.
El lgebra booleana (Algebra de los circuitos lgicos tiene
muchas leyes o teoremas muy tiles tales como :
Ley de Morgan:
A + B = AB
AB = A + B
Ley Distributiva:
A+(BC) = (A+B)(A+C)
A(B+C) = AB+AC

= AB + (AB + AB) , Propiedad asociativa


= AB + B(A+A) , 4. [A(B + C) = AB + AC]
= AB + B1 , 8. [A + A = 1]
= AB + B , 6. [B1 = B]
= B + AB , Propiedad conmutativa
= (B + A) (B + B), 3. [A + (BC) = (A + B)(A + C)]
= (B + A) 1, 8. [A + A = 1]
= B + A, 6. [A * 1 = A]
Concluimos entonces que una sola puerta OR de dos entradas realiza
la misma funcin (De hecho la tabla 1 corresponde a la funcin OR )

Adems de las leyes formales para las funciones AND y OR:


A0 = 0 ; A+0 = A
A1=A; A+1=1
AA=A;A+A=A
AA = 0 ; A+A = 1
la Ley de la Involucin:
A(negada) = A

III.

Considerar la expresin booleana AB + AB + AB = Y, un diagrama


lgico de sta expresin aparece en la Figura 1. Observar que deben
utilizarse seis puertas para implementar este circuito lgico, que
realiza la lgica detallada en la tabla de verdad (Tabla1)

Figura 1: Circuito lgico no simplificado

ENTRADAS

SALIDA

D.

E.

F.

G.

H.

I.

Tabla 1: Tabla de verdad de la funcin OR

Figura 2: Circuito lgico simplificado

Aplicando el lgebra booleana :


AB + AB + AB = Y
RAZONES

EQUIPOS Y MATERIALES

Los materiales a utilizar en el laboratorio son:

1 Fuente de alimentacin regulada variable +5VDC

2 Protoboard.

1 Alicate de punta y 1 alicate de corte.

Cable telefnico para conexiones.

Resistencias de 330 y W.

Diodos LED.

Multmetro

Familia de CI:

Cdigo

Familia

Descripcin

74LS00

TTL

NAND de dos entradas

74LS02

TTL

NOR de dos entradas

74LS04

TTL

NOT, INVERSOR

74LS08
74LS32

TTL
TTL

AND de dos entradas


OR de dos entradas

74LS86

TTL

OR-EXCLUSIVO

74LS11

TTL

AND de tres entradas

7423

TTL

NOR de 4 entradas

7425

TTL

NOR de 4 entradas.

7450

TTL

AND-OR-INVERSOR

7451

TTL

AND-OR-INVERSOR

74LS125
74LS126

TTL
TTL

BUS BUFFER TRI STATE


BUS BUFFER TRI STATE

IV.

DESARROLLO DE LA EXPERIENCIA

1.

Implementar en el laboratorio el circuito lgico


mostrado y haciendo uso de una tabla de
combinaciones hallar el valor de f(w,x,y,z) .Verificar
los valores tericos con los obtenidos en el
laboratorio. considere la entrada W la ms
significativa

Los valores de x,y,z,w son representados por los valores lgicos


tomados de B,C,D,A respectivamente
# de
1s

minterm

m0

m1

Dec

a b c d
a b c d
a b c d
a b c d

m2
m8

2.

Dado las siguientes funciones:


F1=

Implicantes
de tamao
dos

Implicantes de
tamao cuatro

a b c
m(0,1)

a b d

m(0,2)

b c d

m(0,8)
2

a b cd

m3

a b d

a b

m(1,3)

m10

a b c d
m12

ab c d

a b c

m(0,1,2,3)

b d

m(2,3)

b c d

m(0,2,8,10)

a d

m(2,10)

a b d

m(0,1,2,3)

m(8,10)
a c
d
m(8,12)
3

m14

ac d
abc d

m(10,14)

ab d

m(12,14)

RESULTADOS EXPERIMENTALES:
w
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

x
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

y
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

z
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

m(0,1,2,3,8,10,12,14)
F2= M ( 0,3,4,7,8,11,12,15 )
F3= M ( 1,2,3,5,6,7,9,13,14,15 )
F4= m(1,2,4,7,8,11,13,14)
a) Simplificar F1 por el mtodo Quine

TABLA DE IMPLICANTES PRIMARIOS


0

a d m(0,1,2,3)
b d m(0,2,8,10)
a b

m(0,1,2,3)

X
X

X
X

10

12

14

F1= 8-10-12-14 (2,4) + 0-1-2-3 (1,2)


+ A B
F1= A D

c) Simplificar F3 por el mtodo del tabulado o numrico


# de 1s

minterm

Dec

Implicantes de
tamao dos

Implicantes de tamao
uno

m0

m4
m8
m10
m12
m11

4
8
10
12
11

0-4(4)
0-8(8)
8-10 (2)*
4-12 (8)
8-12 (4)

0-4-8-12(4,8)
0-8-4-12(8.4)
Tabla reducida
0-4-8-12(4,8)*

2
3

10-11(1)*

TABLA DE IMPLICANTES PRIMARIOS

b) Simplificar F2por el mtodo de Q-M

minter
m

Bin

m1

000
1

m2

001
0

m5

010
1

m6

0110

m9

100
1

m10

101
0

m13

1101

m14

Implicantes de
tamao cuatro

Implicantes de
tamao dos
0-01 m(1,5)
-001 m(1,9)
0-10 m(2,6)
-010 m(2,10)

--01 m(1,5,9,13) *
--10 m(2,6,10,14)*

-101 m(5,13)
-110m (6,14)
1-01m(9,13 )
1-10m(10,14 )

1-5-9-13 (4,8)
2-6-10-14 (4,8)

X
X

10

X
X

X
X

11
X

12
X

00

01
1

11
1

1
1

10
1
1

F4=

TABLA DE IMPLICANTES PRIMARIOS


5

10
X
X

d) Simplificar F4 por el mtodo de karnaugh

1110

F3=10-11 (1) + 0-4-8-12 (4,8)


C +C
D

F3= A B

AB-CD
00
01
11
10

8-10 (2)
0-4-8-12(4,8)

#
de
1s
1

0
10-11 (1)

13

14

B
C D+
A
B C D+
A
BCD+ AB C
D+ ABC
A B C D+ A

X
X

e) Implementar la funcin simplificada F1 usando solo NAND


F2= 1-5-9-13 (4,8) + 2-6-10-14 (4,8)
D+C D=(C

F2= C
+ D)( C + D)

D+C D)

D+C D
)
+
AB( C
+
A B ( C
A B ( C
D+CD)

(C
D+CD)

+ AB

D)
B+ A B (C XOR
F4= A B +AB)(C XOR D)+( A

F4=

F4= A XOR B XOR C XOR D

f) Implementar la funcin simplificada F2 usando solo NOR

i) Comprobar experimentalmente el funcionamiento en el


laboratorio
TABLA DE VERDAD F1

g) Implementar la funcin simplificada F3 usando solo AOI

A+ C )( B+
C)

D
= (C+ D)(
A B C + C
D+ A
C+ BC )
F3= ( C
F3=

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

F1

TABLA DE VERDAD DE F2
A
B
0
0
0
0
0
0
h) Implementar la funcin simplificada F4 usando solo XOR
0
0
F4=
0
1
A B C D+ A
B
C D+
A
B C D+
A
BCD+ AB C
D+ ABC D+
0 A B
C
D+
1 A B CD

C
0
0
1
1
0
0

D
0
1
0
1
0
1

F2

0
0
1
1
1
1
1
1
1
1

1
1
0
0
0
0
1
1
1
1

1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

TABLA DE VERDAD DE F3
C
D
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

TABLA DE VERDAD DE F4
C
D
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1

3.

Simplificar e implementar en el laboratorio, la funcin


incompletamente especificada, simplificada por el
mtodo del tabulado o numrico a 4 literales
determinar adems los IPE,IPES,IPNE y trminos , si
lo hay.

F(A,B,C,D)=

m ( 1,4,5,7,12,14,17,20,21,22,23,28) + d( 0,3,6,19,30)

F3

# de
1s

minterm

De
c

Implicantes de
tamao dos

Implicantes de tamao
cuatro

0
1

m0
m1
m4
m3
m5
m6
m12
m17
m20
m7
m14
m19
m21
m22
m28
m23
23
m30
30

0
1
4
3
5
6
12
17
20
7
14
19
21
22
28

0-1(1)
0-4(4)
1-3(2)
1-5(4)
1-17(16)
4-5(1)
4-6(2)
4-12(8)
4-20(16)
3-7(4)
3-19(16)
5-7(2)
5-21(16)
6-7(1)
6-14(8)
6-22(16)
12-14(2)
12-28(16)

17-19(2)
17-21(4)
20-21(1)
20-22(2)
20-28(8)
7-23(16)
14-30(16)

19-23(4)
21-23(2)
22-23(1)
22-30(8)
28-30(2)

0-1-4-5(1,4)
0-4-1-5(4,5)
1-3-5-7(2,4)
1-3-17-19(2,16)
1-5-3-7(4,2)
1-5-17-21(4,16)
1-17-3-19(16,2)
1-17-5-21(16,4)
4-5-6-7(1,2)
4-5-20-21(1,16)
4-6-5-7(2,1)
4-6-12-14(2,8)
4-6-20-22(2,16)
4-12-6-14(8,2)
4-12-20-28(8,16)
4-20-5-21(16,1)
4-20-6-22(16,2)
4-20-12-28(16,8)

F4

3-7-19-23(4,16)
3-19-7-23(16,4)
5-7-21-23(2,16)
5-21-7-23(16,2)
6-7-22-23(1,16)
6-22-14-30(16,8)
12-14-28-30(2,16)
12-28-14-30(16,2)
17-19-21-23(2,4)
17-21-19-23(4,2)
20-21-22-23(1,2)
20-22-21-23(2,1)
20-22-28-30(2,8)
20-28-22-30(8,2)

Tabla reducida(implicantes tamao cuatro)

E
f(A,B,C,D,E)= B

0-1-4-5(1,4) (d)
1-3-5-7(2,4)
1-3-17-19(2,16)
1-5-17-21(4,16)
4-5-6-7(1,2)
4-5-20-21(1,16)
4-6-12-14(2,8)
4-6-20-22(2,16)
4-12-20-28(8,16)
3-7-19-23(4,16)
5-7-21-23(2,16)
6-7-22-23(1,16)
6-22-14-30(16,8)
12-14-28-30(2,16)
17-19-21-23(2,4)
20-21-22-23(1,2)
20-22-28-30(2,8)
Tabla reducida

1-5-17-21-3-7-19-23(4,16,2)
1-3-17-19-5-7-21-23(2,16,4)
4-5-6-7-20-21-22-23(1,2,16)
4-5-20-2-6-7-22-23(1,16,2)
4-6-12-14-20-22-28-30(2,8,16)
4-6-20-22-5-7-21-23(2,16,1)
4-6-20-22-12-14-28-30(2,16,8)
4-12-20-28-6-22-14-30(16,8,2)
1-3-5-7-14-17-19-2123(2,4,16)

1-5-17-21-3-7-19-23(4,16,2) (a)

a
b
c
d

12

X
X
X X X
X
X X
X X

Trminos

1
4
X

4-5-6-7-20-21-22-23(1,2,16) (b)
4-6-12-14-20-22-28-30(2,8,16)
(c)

1
7

2
0
X
X

2
1

IPE:

X
X

2
2
X
X

2
3

2
8
X

X
X

a=1-5-17-21-3-7-19-23(4,16,2)=

B E

c=4-6-12-14-20-22-28-30(2,8,16)= C E
Trminos IPES: No hay
TrminosIPNE:
b=4-5-6-7-20-21-22-23(1,2,16)=

B C

d=0-1-4-5(1,4)=
Trminos opcionales:No hay

Por lo tanto:

CE

RESULTADOS EXPERIMENTALES

Implicantes de tamao ocho

A B D

A
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

B
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

D
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

4.

Disee e implemente en el laboratorio los siguientes


circuitos , que sern controlados segn la tabla:
S1

S0

FUNCION DE
SALIDA
Complemento a 2
de numero de 4 bits
B+ A
D+ A
C + A B C D

W= A
Detector de paridad
impar de numeroPara
4 X:
bits
Conversor
de
cdigo GRAY a
BINARIO de 4bit
Conversor
de
cdigo BINARIO a
GRAY de 4 bits

El circuito debe tener 4 entradas y 4 salidas , las cuales deben


visualizarse en LEDs.utilice compuertas tri-state para manejar
datos de 4 bits

X=

B C D+ B
C=C
( B XOR D ) + B C
B C D+

Para Y:
Se diseara el circuito pedido por partes:
Complemento a 2
Se realiza su tabla de verdad
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

W
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0

Desarrollando el Mapa de Karnaugh


Para W:

X
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0

Y
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

Z
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Y=

D+ D
C=C XOR D
C

Para Z:
De la tabla de verdad se puede notar por inspeccin que Z=D
Detector de paridad
A
0
0
0
0
0
0
0
0
1

B
0
0
0
0
1
1
1
1
0

C
0
0
1
1
0
0
1
1
0

D
0
1
0
1
0
1
0
1
0

W
0
0
0
0
0
0
0
0
0

X
0
0
0
0
0
0
0
0
0

Y
0
0
0
0
0
0
0
0
0

Z
0
1
1
0
1
0
0
1
1

1
1
1
1
1
1
1

0
0
0
1
1
1
1

0
1
1
0
0
1
1

1
0
1
0
1
0
1

0
0
0
0
0
0
0

0
0
0
0
0
0
0

0
0
0
0
0
0
0

0
0
1
0
1
1
0

Desarrollando su tabla de Karnaugh

W=X=Y=0
Para Z:
X=

A B+ A B =A XOR B

Para Y:

Z=

B
C D+
A
B C D+
A
BCD+ AB C
D+ ABC D+
AB
C
D+
A B CD
A B C D+ A

Z=A XOR B XOR C XOR D

B C + A B C+
ABC + A B
C

Y= A
Y= A XOR B XOR C

Conversin de cdigo Gray a binario de 4 bits


A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0

Para W:
W=A
Para X:

C
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0

D
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

W
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

X
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

Y
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

Z
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Para Z:

Z= A XOR B XOR C XOR D


Conversin de cdigo binario a Gray de 4 bits
A
0
0
0
0
0
0
0

B
0
0
0
0
1
1
1

C
0
0
1
1
0
0
1

D
0
1
0
1
0
1
0

W
0
0
0
0
0
0
0

X
0
0
0
0
1
1
1

Y
0
0
1
1
1
1
0

Z
0
1
1
0
0
1
1

0
1
1
1
1
1
1
1
1

1
0
0
0
0
1
1
1
1

1
0
0
1
1
0
0
1
1

1
0
1
0
1
0
1
0
1

0
1
1
1
1
1
1
1
1

1
1
0
1
1
0
0
0
0

0
0
0
0
1
1
1
0
0

0
0
1
1
0
0
1
1
0

Con lo obtenido se procede a armar el circuito deseado

Para W:
W=A
Para X:

X= A XOR B
Para Y:

La parte que involucra al circuito selector se disea de la


siguiente forma
Y=

B C + B C=B XOR C

Para Z:

S1
0
0
1
1

S0
0
1
0
1

C3
0
1
1
1

C2
1
0
1
1

C1
1
1
0
1

C0
1
1
1
0

Esto har que cuando S0 y S1 tomen un determinado valor ,solo


una de las cuatro salidas activar 4 Buffer tri-state que a su vez
harn pasar 4 bits de salida correspondientes a uno de los 4
circuitos solicictados
Para C3:
Z=

D+ D
C=C XOR D
C

Por simple inspeccin

C3= S0 + S1

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Para C2:

C 2= S0+ S 1

Para C1:

Para C0:
Por simple inspeccin

1)
(S 0)(S

El circuito seleccionador quedara de la siguiente forma

RESULTADOS EXPERIMENTALES
Complemento a 2
A
B
C

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Detector de paridad impar


A
B
C
D
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1

C 2= S1+ S 0

C0=

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

Conversor de cdigo Gray a binario


A
B
C
D
W
X
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1

1
1
1
1

1
1
1
1

0
0
1
1

0
1
0
1

Conversor de cdigo binario a Gray


A
B
C
D
W
X
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0

0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
0
0
0
1
1
1
1
1
1
1
1
0
0
0

1
1
1
1
1
1
1
1
0
0
0
0
0
0
0

1
1
0
0
0
0
1
1
1
1
0
0
0
0
0

0
1
1
0
0
1
1
0
0
1
1
0
0
0
0

Desarrollando el Mapa de Karnaugh


1
1
1
1
1
1
1

0
0
0
1
1
1
1
5.

0
1
1
0
0
1
1

1
0
1
0
1
0
1

Para W:

Disear e implementar en el laboratorio, un circuito


detector de cdigo, que nos permita visualizar diodos
LED ,el equivalente binario del cdigo que se intenta
detectar , que se muestra en la tabla. La entrada es un
numero binario de 4 bits (generado en forma manual
o a travs de un circuito contador) , la salida debe ser
el cdigo detectado y deben tener un visualizador
(LEDs de distintos colores) .por otro lado , si ocurre
una entrada invalida del cdigo detectado, los LED de
salida deben apagarse
S1
0

84-2-1(Led Rojo) CD\A


B
BCD(Led
Anaranjado)

Se desarrollar los circuitos por partes


Conversin de cdigo binario a Exceso 3 Gray 4 bits
A
0

B
0

C
0

D
0

Para X:

FUNCION DE
SALIDA
A
B C + B
D+
A B C
D=
A
B D+
B D+
A
B
C
D

X = A B D+
Exceso 3 Gray(Led
Verde)
Para Y:
Aiken(Led Amarillo)

S0

A C D+
A
BD+ A B C
W = A B+

W
0

X
0

Y
1

Z
0

00
01
11
10

Para Z:

00
1
1
0
1

01
0
0
1
0

11
0
0
0
0

10
1
1
0
1

00

CD\A
B

00
01
11
10

01

0
0
1
1

11

0
0
1
1

0
0
0
0

10

Para Y:

0
0
1
1

00

CD\A
B

00
01
11
10

01

0
0
1
1

11

0
0
1
1

0
0
0
0

10
0
0
0
0

Conversin de cdigo binario a Aiken 4 bits


A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

W
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0

Para W:

00

CD\A
B

00
01
11
10

0
0
0
0

01
0
0
0
0

11
0
0
0
0

10
1
1
0
0

Para X:

00

CD\A
B

00
01
11
10

0
0
0
0

01
1
1
1
1

11
0
0
0
0

10
0
0
0
0

X
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0

Y
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0

Z
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0

Para Z:

00

CD\A
B

00
01
11
10

01

0
1
1
0

11

0
1
1
0

0
0
0
0

10
0
1
0
0

Conversin de cdigo binario a 84-2-1 4 bits


A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

W
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0

Para W:

00

CD\A
B

00
01
11

0
0
0

01
0
1
1

11
1
0
0

10
1
1
1

X
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0

Y
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
0

Z
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0

10

1
1
1
1
1

Para X:

00

CD\A
B

00
01
11
10

0
1
1
1

01
1
0
0
0

11
1
0
0
0

10

0
1
1
1
1

1
0
0
1
1

1
0
1
0
1

0
0
0
0
0

Para W:

0
1
1
1

00

CD\A
B

00
01
11
10

0
0
0
0

01
0
0
0
0

11
0
0
0
0

10
1
1
0
0

Para Y:

00

CD\A
B

00
01
11
10

0
1
0
1

01
0
1
0
1

11
0
0
0
0

10

Para X:

0
1
0
1

00

CD\A
B

00
01
11
10

0
0
0
0

01
1
1
1
1

11
0
0
0
0

10
0
0
0
0

Para Z:

00

CD\A
B

00
01
11
10

0
1
1
0

01
0
1
1
0

11
0
0
0
0

10

Para Y:

0
1
1
0

00

CD\A
B

00
01
11
10

0
0
1
1

01
0
0
1
1

11
0
0
0
0

10
0
0
0
0

Conversin de cdigo binario a BCD 4 bits


A
0
0
0
0
0
0
0
0
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0

C
0
0
1
1
0
0
1
1
0
0
1

D
0
1
0
1
0
1
0
1
0
1
0

W
0
0
0
0
0
0
0
0
1
1
0

X
0
0
0
0
1
1
1
1
0
0
0

Y
0
0
1
1
0
0
1
1
0
0
0

Z
0
1
0
1
0
1
0
1
0
1
0

Para Z:

00

CD\A
B

00
01
11
10

0
1
1
0

01
0
1
1
0

11
0
0
0
0

10
0
1
0
0

Selector de funciones de salida

0
0
0
0
0

0
0
0
0
0

0
0
0
0
0

A
0
0
1
1

B
0
1
0
1

W
0
1
1
1

X
1
0
1
1

Y
1
1
0
1

Z
1
1
1
0

Para W:

B\A

0
1

0
1

1
1
1

Para X:

B\A

0
1

1
0

1
1
1

Para Y:

B\A

0
1

1
1

1
0
1

Para Z:

B\A

0
1

1
1

1
1
0

6.

Disear e implementar en el laboratorio un conversor


de codigo, que convierta el codigo EXCESO 3 GRAY
al codigo AIKEN , empiece en el diseo compuertas XOR de 2 entradas y otras compuertas . Visualizar las
salidas en LEDs:

Conversor Exceso 3 gray a Aiken


Terico:
A
B
C
D
W
0
0
0
0
x
0
0
0
1
x
0
0
1
1
x
0
0
1
0
0
0
1
1
0
0
0
1
1
1
0
0
1
0
1
0
0
1
0
0
0
1
1
0
0
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
0
1
0
1
1
0
1
1
x
1
0
0
1
x
1
0
0
0
x
Experimental:
A
B
C
0
0
0
0
0
0
0
0
1
0
0
1
0
1
1
0
1
1
0
1
0
0
1
0

D
0
1
1
0
0
1
1
0

X
x
x
x
0
0
0
0
1
0
1
1
1
1
x
x
x

Y
x
x
x
0
0
1
1
0
1
0
0
1
1
x
x
x

Z
x
x
x
0
1
0
1
0
1
0
1
0
1
x
x
x

1
1
1
1
1
1
1
1

1
1
1
1
0
0
0
0

0
0
1
1
1
1
0
0

0
1
1
0
0
1
1
0

PARA X:
X=A
PARA Y:
00

01

00

01

11

11

10

CD

AB

10

(A
Y= D
PARA Z:
CD

AB

11

10
X

XNORC ) + AD+ A B
00

01

00

01

11

10

Z= ( A NOR D )+ A B
PARA W:
CD

AB

00

00

01

11

10

V.
01

11

10

[1]
[2]
[3]

X
1

X
1

[4]
[5]
[6]

W=

( A NOR D ) + ACD + A B+
A BC D

[7]
[8]
[9]

BIBLIOGRAFA

John F. Wakerly, Diseo digital, 3era edicin.


R. M. Marston, Modern TTL Circuits Manual, 1st edition
Fuente del navegador
http://www.ie.itcr.ac.cr/rsoto/TTL%20Data%20Book%20y
%20mas/MANUAL_TTL_esp.pdf
Fuente del navegador
http://www.ti.com/
Fuente del navegador
http://electronicsclub.info/74series.htm
Fuente del navegador
http://materias.fi.uba.ar/6609/docs/Apunte_Familias1_1.pdf
Fuente del navegador
http://pdf1.alldatasheet.com/datasheetpdf/view/8068/NSC/74LS32.html
http://www.ladelec.com/teoria/electronica-digital/169simplificacion-de-circuitos-logicos
https://es.wikipedia.org/wiki/Conversor_de_c%C3%B3digo