LABORATORIO DE SISTEMAS DIGITALES I

Laboratorio de Sistemas
Digitales I

Asignatura: Laboratorio de Sistemas

Digitales I

Profesor: Vivar Recarte, Amador

Tema: Cartas ASM/Diagrama de flujo
Integrantes:
Montes Castro, Wagner
Condori Quispe, Reene
8 de Junio 2006 Rivera Crdova, Cristian
Aragn Chvez, Carlos
Inciso Flores, Jorge

PROBLEMAS DE MODELO DE COLAS

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PRCTICA #1

INTRODUCCIN:

A CONTINUACION DAREMOS UNA BREVE EXPLICACION DEL INFORME, SE BASA EN LA

TRANSFERENCIA DE DATOS DE FORMA BIDIRECCIONAL UTILIZANDO MULTIPLEXORES,
MEMORIAS, DECODIFICADORES, ENTRE OTROS.

PERO LO MAS IMPORTANTE EN ESTE PROYECTO ES LA IMPLEMENTACION POR MEDIO DE

DIAGRAMAS DE FLUJO-CARTAS ASM EN REMPLAZO DE DIAGRAMAS DE ESTADO.

OBJETIVO PRINCIPAL:

ES LLEVAR ACABO LA TRANSFERENCIA DE DATOS DE MANERA BIDIRECCIONAL.

MATERIALES:

MEMORIA EPROM 27C256

CI 74194
CI 74157
CI 74174
CI 7404
CI 7448
RESISTORES 1K
RESISTORES 120 OHMIOS
DISPLAY CATADO COMUN
SWITCH
FUENTE DC 5V

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DATASHEET DE CI

MEMORIA EPROM REGISTRO BIDIRECCIONAL

MUX HEX D TYPE FFPP

INVERSOR DECODER 7SEG CAT COMUN

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DIAGRAMA DE FLUJO

A 000

LOAD A=0 RESET A=1 MA=X

LOAD B=0 RESET B=1 MB=X

1 RESET

0 001
LOAD A=0 RESET A=1 MA=X

LOAD B=0 RESET B=1 MB=X

1
RESET

0 010
LOAD A=0 RESET A=1 MA=X

LOAD B=0 RESET B=1 MB=X

1
RESET

0
0 1
SET

B A
A B

1
1 RESET
RESET

0 0
0 1 0 1
SET SET

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RESET CARGA PUSO DE RELOJ OPERACIN DE A > B OPERACIN DE B > A

0 1 10 11 100
LOAD(A)=0 LOAD(A)=0 LOAD(A)=1 LOAD(A)=0 LOAD(A)=1
LOAD(B)=0 LOAD(B)=0 LOAD(B)=1 LOAD(B)=1 LOAD(B)=0
RESET(A)=1 RESET(A)=0 RESET(A)=0 RESET(A)=0 RESET(A)=0
RESET(B)=1 RESET(B)=0 RESET(B)=0 RESET(B)=0 RESET(B)=0

MA=* MA=0 MA=0 MA=0 MA=1

MB=* MB=1 MB=1 MB=0 MB=1
S=* S=* S=* S=0 S=1
R=1 R=0 R=0 R=0 R=0

TABLA DE DIAGRAMA DE FLUJO

TABLA DE DIAGRAMA ASM

E ES LOAD(A) LOAD(B) RESET(A) RESET(B) MA MB

P
0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1
A B B A A 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 * * 1 1 * *

B C C A A 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 * * 1 1 * *

C D D A A 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 * * 0 0 * *

D D E A A 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 1 0 1 * * 0 1 * *

E D E A A 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 1 0 1 * * 0 1 * *

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TABLA DE TRANSICION
ENTRADAS SALIDAS
DIRECCIONES CONTENIDO DE MEMORIA
R S Q2 Q1 Q3 Q2 Q1 Q0 RA RB LOAD(A) LOAD(B) MA MB HEXADECIMAL

0 0 0 0 0 0 0 1 0 0 0 0 0 1 041
0 0 0 0 1 0 1 0 0 0 1 1 0 1 08D
0 0 0 1 0 0 1 1 0 0 0 1 0 0 0C4
0 0 0 1 1 0 1 1 0 0 0 1 0 0 0C4
0 0 1 0 0 0 1 1 0 0 0 1 0 * 0C4
0 0 1 0 1 0 0 0 1 1 0 0 * * 030
0 0 1 1 0 0 0 0 1 1 0 0 * * 030
0 0 1 1 1 0 0 0 1 1 0 0 * * 030
0 1 0 0 0 0 0 1 0 0 0 0 0 * 041
0 1 0 0 1 0 1 0 0 0 1 1 0 * 08D
0 1 0 1 0 0 1 1 0 0 0 0 0 * 0C4
0 1 0 1 1 1 0 0 0 0 1 0 1 * 10B
0 1 1 0 0 1 0 0 0 0 1 0 1 * 10B
0 1 1 0 1 0 0 0 1 1 0 0 * * 030
0 1 1 1 0 0 0 0 1 1 0 0 * * 030
0 1 1 1 1 0 0 0 1 1 0 0 * * 030
1 0 0 0 0 0 0 0 1 1 0 0 * * 030
1 0 0 0 1 0 0 0 1 1 0 0 * * 030
1 0 0 1 0 0 0 0 1 1 0 0 * * 030
1 0 0 1 1 0 0 0 1 1 0 0 * * 030
1 0 1 0 0 0 0 0 1 1 0 0 * * 030
1 0 1 0 1 0 0 0 1 1 0 0 * * 030
1 0 1 1 0 0 0 0 1 1 0 0 * * 030
1 0 1 1 1 0 0 0 1 1 0 0 * * 030
1 1 0 0 0 0 0 0 1 1 0 0 * * 030
1 1 0 0 1 0 0 0 1 1 0 0 * * 030
1 1 0 1 0 0 0 0 1 1 0 0 * * 030
1 1 0 1 1 0 0 0 1 1 0 0 * * 030
1 1 1 0 0 0 0 0 1 1 0 0 * * 030
1 1 1 0 1 0 0 0 1 1 0 0 * * 030
1 1 1 1 0 0 0 0 1 1 0 0 * * 030
1 1 1 1 1 0 0 0 1 1 0 0 * * 030

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7
HXD DE LA 1 MEMORIA

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8
HXD DE LA 2 MEMORIA

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SIMULACIN EN PROTEUS 8.4 9

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