VHDL
INTRODUCCIN
Los lenguajes de programacin de hardware
como VHDL son lenguajes estandarizados
para el diseo de circuitos electrnicos, sin
embargo bajo el VHDL existe diferentes
entorno que nos permiten programan tanto
de una manera concurrente como de una
manera lgica.
A continuacin se aclara algunos conceptos
bsicos sobre el entorno algortmico de los
VHDL, sus estructuras y algunos ejemplos
de diseos de circuitos tanto en RTL como
algortmico.
MARCO TEORICO
LAS CONSTANTE
Su significado es similar al que se tiene de
cualquier otro lenguaje, bsicamente es un
elemento que se inicializa en un valor que
no puede ser cambiado uno vez inicializado,
y su estructura es la siguiente:
CONSTANTE x: = 2,7;
CONSTANTE max = natural;
Siempre y cuando el valor sea declarado en
otro sitio un elemento puede ser declarado
con otro elemento.
VARIABLES
Al igual que las constantes su concepto es
similar al que se tiene en otros leguajes de
programacin, se diferencia en que su valor
puede ser alterado en cualquier momento
aun si se le asigna un valor inicial.
VARIABLE contador: natural: = 0;
Cabe resaltar que en este tipo de elemento
es posible cambiarle el nombre a la variable
o dado el caso colocarle un nombre a una
parte de su variable mediante una
instruccin llamada ALIAS.
VARIABLE ins: BIT_VECTOR(31
DOWNTO 0);
ALIAS parte: BIT_VECTOR(7 DOWNTO
0) IS ins (31 DOWNTO 24);
SEALES
Este tipo de elementos se declaran de una
manera similar a las contantes y variables,
con la diferencia de que su tipo puede ser 3
maneras distintas; normal,bus y
register. Si en la seal no se especifica el
tipo de seal se entender como normal.
Su funcin principal es guardar valores y
hacerlos visibles ms adelante, adems
estas seales cuenta con una parte donde
se escribe y se almacena y otra donde se lee,
que no necesariamente tiene que coincidir
con lo que se escribi. Pero para poder leer
una parte diferente a la que se escribe se
requiere desconectar esa parte de la seal
asignndole el valor NULL.
La diferencia entre sus diferentes tipos
radica en que la seal tipo normal no se
pueden desconectar, mientras que las tipo
registre y bus s. Cabe resaltar que el
register conserva el ltimo valor que se
escribi.
SIGNAL data: BIT_VECTOR (7
DOWNTO 0) BUS: B00000000;
SIGNAL data: BIT:= 0;
EN QUE SE DIFERENCIAN ESTOS
ELEMENTOS?
La diferencia ms grande entre las seales y
las variables radica en que las variables
toman el valor inmediatamente que se les
asigna y adems solo pueden ser definidas
dentro de PROCCES o su-bloques; mientras
que las seales no reciben el valor que se les
asigna en el mismo momento de la
asignacin hasta el siguiente paso de la
simulacin o despus de un tiempo de ser
especificado.
Por ejemplo dentro de un PROCCES las
seales conservan su valor y no cambia
hasta que el bloque termine de ejecutarse.
En que parte estas variables son definidas
Las variables solo tienen sentido donde las
sentencias son ejecutadas en serie, es decir
dentro de un PROCCES o un SU-
PROGRAMA.
Las seales por su parte solo pueden ser
declaradas en las arquitecturas, paquetes
(PACKAGE) o en los bloques concurrentes.
Las constantes pueden ser declaradas en las
mismas pares que las variables y las seales.
DESCRIPCIN ALGORTMICA
Su principal atributo es que permite
ejecutar una programacin en serie y
bsicamente se define dentro de bloques
que se nombras con la palabra PROCCES.
Una descripcin algortmica se puede
definir en una manera ms abstracta como
una programacin concurrente de PROCCES
ya que bsicamente la descripcin en serie
est definida dentro de cada bloque
PROCCES que contenga un programa y
debido a que en una programacin pueden
haber varios PROCESS para activarlos
existen dos maneras: lista sensible y
sentencia WAIT. La primera se conforma
de una lista de seales que al percibir un
cambio en alguna seales entonces se
ejecuta el PROCESS y la segunda se encarga
de detener la ejecucin hasta que se
cumpla una sentencia o un evento en
especfico.
En sus estructuras encontramos los bloques
PROCCES, la sentencia WAIT, la sentencia
condicional IFTHENELSE, la sentencia
CASE y los BUCLES.
SENTENCIA WAIT
Es la forma genrica de detener una
ejecucin de un PROCESS, por lo que al
tener la funcionalidad de la lista sensible
siempre que se trabaje con la sentencia
WAIT no ser necesario la implementacin
de dicha lista. Esta sentencia ejecuta un
proceso mediante una condicin o evento
especifico en la propia sentencia.
SENTENCIA IF THEN ELSE
Es la forma tpica de ejecutar o realizar
acciones como resultado de una funcin
booleana y en su estructura se puede aadir
ms if mediante la palabra ELSIF, evitando
colocar muchos END IF y ganando memoria.
PROCESS (a,b,c)
BEGIN
IF a>b THEN
p<= 2;
ELSIF a>c THEN
p <= 3;
ELSE
p <= 0;
END IF;
END PROCESS
SENTENCIA CASE
Es similar a la sentencia WITH..SELECT en el
entorno de RTL por lo tanto todos los
posibles casos deben estar contemplados y
cada caso se puede especificar aun valor
simple o bien a un rango de valores
mediante las palabras TO o DOWNTO
CASE puntos IS
WHEN 9 TO 10 => acta<= sobresaliente
WHEN 8 DOWNTO 7=>acta<= notable
WHEN OTHERS =>acta<= suspende
END CASE;
CONCLUSIONES
Al estudiar el entorno algortmico en VHDL
podemos concluir por un lado que este
entorno es una serie de bloques llamados
PROCESS que bsicamente en su interior
funcionan de manera serial, pero que en
ultimas en un arreglo concurrente de
PROCESSs, adems al comparar los dos
entornos podemos analizar que el entorno
RTL ser ms rpido ya que su estructura
simplifica muchos pasos y evita hacer
arreglo de bloques.

BIBLIOGRAFIAS

Lenguaje para sntesis y modelado de

circuitos. 2nd ed. Fernando Pardo/ Jose A.
Boluda.