Una mirada hacia simtricas laterales transistores bipolares en SOI como una tecnologa

complementaria Lgica bipolar

RESUMEN informes publicados recientemente sugieren que simtricas transistores bipolares

laterales sobre aislante semiconductoron (SOI) es CMOS compatible en proceso de fabricacin,
y pueden ser mucho ms denso que el CMOS, debido a su mucho ms grande (5-10 ampliar)
la capacidad de conducir corriente. Cuando se usa en circuitos bipolares tradicionales, SOI
bipolar ofrece mucho menor disipacin de potencia y / o mucho mayor velocidad mxima. Con
ambos dispositivos NPN y PNP de caractersticas comparables, SOI bipolar lateral sugiere la
posibilidad de bipolares complementarios circuitos (CBipolar) en configuraciones anloga a
CMOS. En este trabajo, el rendimiento en comparacin con la disipacin de potencia de los
circuitos CBipolar se examin utilizando ecuaciones analticas. Se muestra que para CBipolar sea
superior a CMOS, tanto en rendimiento y potencia de disipacin, estructuras heterounin-gap-
base estrecha, como emisor Si con base de Ge o Si emisor con base de SiGe, se requieren.

I. INTRODUCCIN

La idea de un simtricas laterales anchos de Si sobre aislante (Si-OI) transistor bipolar con un
contacto de base auto alineado situada en la parte superior de la regin intrnseca de la base, y
la base de unos 2 um, se demostr por primera vez hace casi treinta aos [ 1]. Con la capacidad
de la litografa ahora en 22 nm en la fabricacin, es posible fabricar tanto NPN y transistores
bipolares PNP laterales Si-OI (Fig. 1) con anchos de base mucho menos de 100 nm utilizando
CMOS como procesos [2]. Los datos medidos muestran que de Si los dispositivos bipolares
laterales tienen capacidad de transmisin de corriente mucho mayor que la CMOS [3], [4],
mientras que los estudios modelo sugieren que son escalables en dimensiones laterales como
CMOS y podran tener fmax> 1 THz [5].

La simetra de emisor / colector hace SOI transistores bipolares laterales inmunes basar empujar
hacia fuera (en la regin de colector) y adecuados para los circuitos que implican el
funcionamiento de la saturacin profunda o en ambos (diodo emisor-base polarizado) de avance
y retroceso activo-activo ( diodo colector-base polarizado modos). El resultado se reduce
significativamente la tensin de alimentacin de energa para los circuitos bipolares
convencionales, y la posibilidad de bipolares complementarios (CBipolar) inversores (Fig. 2) que
opera con una tensin de alimentacin Vcc igual a la tensin de polarizacin directa emisor-
base, VBE, necesario para alcanzar el objetivo de la corriente para el circuito.

La operacin de inversores bipolares construido utilizando la estructura de transistor en la

figura. 1 Se ha demostrado experimentalmente [2], [3], y el concepto de circuitos bipolares
CMOS-como ha existido durante mucho tiempo [6]. Es un objetivo de este trabajo para
desarrollar conocimientos sobre el funcionamiento de los circuitos bipolares, utilizando
ecuaciones actuales analticas adecuadas para transistores bipolares laterales simtricas SOI [4],
[5]. Otro objetivo es examinar las caractersticas de rendimiento y de disipacin de potencia de
los inversores bipolares, para ver si bipolar tiene el potencial como una tecnologa de circuitos
digitales atractiva.

II. TRANSISTORES BIPOLARES SIMTRICA LATERAL EN SOI

Como se muestra en la Seccin III a continuacin, las caractersticas de transistores bipolares

ideales para aplicaciones CBipolar son altos en la corriente (corriente de colector) a baja tensin
de alimentacin (Vcc), despreciablemente baja corriente apagado en espera (VBE = 0 y VCE =
Vcc), y muy grande ganancia de corriente (? 100), cuando los transistores se vuelven
totalmente en (al VBE = Vcc). Hasta ahora CBipolar (NPN y PNP integrado) Se ha informado slo
para Si-OI [2] - [4]. En esta seccin examinamos las propiedades de los transistores bipolares
laterales SOI que se aplican a la operacin de los circuitos CBipolar, utilizando los datos
reportados para ilustrar tanto el estado de la tecnologa CBipolar, as como la direccin para el
futuro desarrollo de la tecnologa. Se necesitan varios supuestos sobre los transistores para dar
a modelar utilizando ecuaciones analticas tratable. Estos supuestos se discuten y claramente ya
que estn hechos.

TPICO INTEGRADA Si-OI NPN y PNP figuras. 3 y 4 muestran las parcelas Gummel para
dispositivos tpicos integrados de Si-OI NPN y PNP con las regiones E / C formados por como o
implantacin B. Ambos dispositivos muestran corrientes ideales (variando en 60 mV / dcada)
para tensiones de hasta aproximadamente 0,9 V. La saturacin de corriente en voltaje es mayor
debido a una combinacin de efecto de alta inyeccin y resistencias parsitas [4]. Las corrientes
PNP saturan claramente en un nivel inferior que las de la NPN. Esto es debido al hecho de que
el dopaje por los resultados de implantacin de boro en un cruce de E / C ms gradual y superior
E / C resistencia en serie para el dispositivo PNP. Desde consideraciones de fsica de dispositivos,
un dispositivo PNP y un dispositivo de NPN con el mismo perfil de dopaje deben tener sobre las
mismas caractersticas I-V. A continuacin, nos centramos nuestra discusin sobre las
caractersticas NPN I-V (Fig. 3), y simplemente asumimos que los dispositivos PNP comparables
estarn disponibles. En la operacin del inversor CBipolar, el transistor en el estado off est
sesgada con VBE = 0 y VCE = Vcc. Fig. 5 es un grfico de corriente en funcin de VBE en VCE fijo
para el mismo NPN como en la Fig. 3. Muestra una corriente fuera de 0,1 mu A / m en VCE = 1,0
V, aumentando con VCE a 0,7 mu A / m en VCE = 1,5 V. Tales niveles de corriente fuera son
comparables a los de estado-of-the-art alta -Rendimiento CMOS, pero demasiado alto para
aplicaciones en baja energa de reserva es crtica. Las corrientes de descuento en VBE = 0 en la
Fig. 5 son causadas por la corriente de fuga en el BC diodo polarizacin inversa, como lo
demuestra la actual base negativa igual a la corriente de colector. Afortunadamente, la corriente
de polarizacin inversa del diodo de fuga es una funcin del proceso de fabricacin de diodo. Es
posible obtener diodos B-E y B-C con corrientes de fuga de polarizacin inversa insignificantes.
Como ejemplo, la Fig. 6 muestra los medidos fuera actual (es decir, la corriente de colector en
funcin de VCE tomada en VBE = 0) de un dispositivo de Si-OI NPN diseado para tener bajo
fuera actual. Fig. 6 sugiere una corriente fuera, incluida la corriente debido al ruido de
instrumentos, de alrededor de 10 pA / micras, con VCE = 1,0 V.

Tales corrientes pequeas fuera son bajos incluso para los estndares de CMOS.

Tambin, como se mostrar ms adelante en la Seccin III-B, tales pequeo dispositivo de

corrientes puede ser ignorado en consideracin de la operacin de CBipolar disipacin de
energa de reserva. Por lo tanto, en el resto de este artculo, las corrientes de dispositivos fuera
se supone que son insignificantes e ignoradas por completo. La corriente de base medido en la
Fig. 3 se comporta idealmente, aumentando con VBE a 60 mV / dcada, comenzando a menos
de 100 pA. La corriente de base medido en la Fig. 4 se comporta idealmente a partir de menos
de 10 pA. El comportamiento de 60 mV / dcada indica que la corriente de base medida es la
corriente de base del transistor intrnseca, que se discutir en la siguiente subseccin. Sin
embargo, no es raro encontrar dispositivos que muestran "actual exceso de base", es decir, un
componente de corriente de base, adems de la corriente de base intrnseca, en parcelas
Gummel medidos debido a la recombinacin en la regin spacecharge diodo E-B. Este
componente corriente de base recombinacin puede ser reconocido fcilmente de su exp (qVBE
/ 2kT) dependencia de VBE. En el caso de los dispositivos de Si-OI, corriente de base en exceso
debido a la recombinacin se puede reducir fcilmente a un nivel insignificante por la
optimizacin de procesos, como se indica en los dispositivos de las figuras. 3 y 4. En cualquier
caso, como se demostrar ms adelante (Seccin III-B), la corriente de espera se determina por
la corriente de base cuando el transistor se activa plenamente en VBE = Vcc. En VBE = Vcc, la
corriente de base en exceso debido a la recombinacin es despreciable, debido a su exp (qVBE
/ 2kT) dependencia, en comparacin con la base intrnseca corriente que vara como exp (qVBE
/ kT). Por lo tanto, por simplicidad, ignoramos por completo el componente de corriente de base
recombinacin en este estudio.

ECUACIONES B. analtica para colector y la base CORRIENTES

Con tanto la corriente de fuga de polarizacin inversa C-B diodo y la corriente de base en exceso
debido a la recombinacin supone que es insignificante, las corrientes de modelo de Ebers-Moll
para un simtrico transistor NPN lateral tienen las formas [4], [5]:

ECUACION.

Y ECUACION

Tenga en cuenta que (1) y (2) son para un transistor NPN donde todas las tensiones en los
terminales del dispositivo son cantidades positivas, y VBE (= VB - VE) es positivo. Un conjunto
correspondiente de ecuaciones puede escribirse para un transistor PNP donde todas las
tensiones en los terminales del dispositivo son cantidades negativas (con respecto al terminal
emisor), y VBE (= VB - VE) es negativo. Las ecuaciones de la PNP tienen (-VBE) y (-VBC) en las
exponenciales. Para evitar posibles confusiones, slo mostramos explcitamente las ecuaciones
que son aplicables a NPN en este trabajo. En general, la saturacin colector de corriente IC0 es
una funcin del voltaje de emisor unin base V? SER, y viene dada por [4].

ECUACION

donde AE es el rea de emisor, DnB es el coeficiente de difusin de electrones en la regin de

base, nieB es la densidad de portadores intrnsecos eficaz en la regin de base, NB es la
concentracin de dopado base y WB es la anchura de la base cuasi neutral. Eq. (3) es vlida para
todos los niveles de inyeccin, incluyendo la inyeccin alta, donde la densidad de electrones en
la base de tipo p, NPB, es mayor que NB. A bajas inyecciones donde NPB? NB, (3) se reduce a la
forma ms familiar de

ECUACION.

sin dependencia explcita en V? SER. Eq. (3) implica que el V? SER valor por debajo del cual (4)
es aumentos vlidos con NB. Para los dispositivos con NB = 1E19 / cm3, la baja de inyeccin tiene
una validez de V? BE hasta 1,0 V [4]. Para la corriente de base, con E / regiones C dopaje
tpicamente ms grandes que 1E20 / cm3, la aproximacin de baja inyeccin es vlida para todos
prctico V? SER valores, por lo que tenemos

ECUACION

donde NIEE es la densidad de portadores intrnsecos eficaz en el emisor, DPE es el coeficiente

de difusin para los agujeros en el emisor, NE es la concentracin de dopaje de emisor, y es un
parmetro de "profundidad de la unin emisor eficaz" (ver Fig. 7) determinada a partir de
accesorio a la base de medicin actual [4], [5]. Cabe sealar que (3) vara como exp (-qV? BE /
2kT) en general V? SER donde NPB? NB. Es decir, los colectores corriente aumenta como exp
(qV? BE / kT) hasta que se aproxima a la condicin de alta inyeccin, y luego aumenta mucho
ms lentamente, slo como exp (qV? BE / 2kT) a niveles muy altos de inyeccin. Como resultado,
la ganancia de corriente, que es la relacin de IC0 / IB0, en lugar de ser constante, disminuye a
niveles altos de inyeccin [4], as como los datos de las Figs. 3 y 5 sugieren.

GRAFICA

C. SERIE PARASITARIAS RESISTENCIAS

Las ecuaciones (1) a (3) son, en trminos de la intrnseca B-E y B-C voltajes de unin V? BE y V?
BC, respectivamente.

En los experimentos, los voltajes se aplican a los terminales del dispositivo. Los parmetros
geomtricos de transistores y la unin dispositivo y voltajes terminales se ilustran en la Fig. 7.
Las resistencias y re (rbx + RBI) hacen que las corrientes de la trama Gummel que saturan en
general VBE. En la Fig. 3, la saturacin de la corriente de base es debido a la re y (rbx + RBI), pero
sobre todo debido a la re porque la corriente de base es mucho menor que la corriente de
colector. La saturacin de la corriente de colector es debido a una combinacin de las
resistencias, y re (rbx + RBI), y el efecto de alta inyeccin discutido en la subseccin anterior. El
RBI resistencia intrnseca-base es una parte integral de un diseo de transistor, y est dada por
[5].

ECUACION

donde B es la resistividad base, Tsi es el espesor de la capa de semiconductor, y LE es la longitud

de la raya emisor (CMOS anchura del dispositivo) se indica en la Fig. 7. Para un transistor de las
dimensiones de rea dada, el colector corriente aumenta con Tsi. El FT de un transistor es
relativamente insensible a Tsi. Por otro lado, la f max de un transistor disminuye rpidamente
con el aumento de Tsi debido a la mayor RBI con Tsi [5].

Las resistencias y re rbx dependen del diseo del dispositivo y proceso de fabricacin. Como
ejemplo, la Fig. La figura 8 muestra dos posibles diseos para un transistor bipolar lateral. Es
evidente que la disposicin de la derecha tiene rbx ms pequeos, y podra resultar en ventaja
densidad dispositivo / circuito tambin. Todos los datos que se muestran en este artculo fueron
tomadas con el diseo del dispositivo en el estilo CMOS. Cabe sealar que la separacin emisor-
colector WE-C, siendo la suma de la anchura de la base WB y los anchos regin spacecharge en
ambos lados de la base (ver Fig. 7), es mayor que WB. Para un WB dado, WE-C es una funcin
de la concentracin de dopado base. Para el transistor en la Fig. 3, NB es 2.5E18 / cm3, WB es
10,3 nm y WE-C es 57,3 nm. En general, con WE-C significativamente mayor que WB, hay

GRAFICA

espacio adecuado para ubicar el contacto metlico directamente encima de la base intrnseca.

El transistor NPN en la Fig. 3 tiene una longitud emisor de 0,2 micras y una resistencia en serie
emisor medido de 267?, Que se traduce en 55? -m. Tal resistencia serie es un poco ms
pequeo que la serie CMOS resistencias fuente de drenaje que son tpicamente ms grande que
150? -m. En el caso de CMOS, resistencias fuente de drenaje estn dominados por las
"extensiones fuente de la fuga", que son muy poco profundas. En los dispositivos bipolares
laterales, no hay regiones "extensin emisor superficial". En cualquier caso, los datos en la Fig.
3 muestran que las corrientes son bastante ideal, el aumento en 60 mV / dcada, por VBE hasta
aproximadamente 1,0 V. La implicacin es que para VBE menos de 1,0 V, las resistencias
parsitas no son significativas para el dispositivo en la Fig. 3, al menos en trminos de las
corrientes del dispositivo. Por lo tanto, como una primera estimacin fin de la operacin y el
funcionamiento de los circuitos CBipolar, ignoramos todas las resistencias en este estudio. Para
una tecnologa Si-OI CBipolar bien desarrollado, los resultados del modelo deben ser vlidos
para Vcc valora hasta aproximadamente 1,0 V. En teora, las resistencias re, rc y rbx podran
reducirse a un nivel insignificante por la optimizacin de procesos, pero la resistencia
intrinsicbase ibr es una parte integral del diseo del dispositivo, con un valor dado por (6) y es
independiente de cualquier optimizacin de procesos. Sin embargo, en nuestro modelo
utilizando ecuaciones analticas, ibr se supone que es cero. El efecto de ibr en retardo del circuito
se calcula y analiza en la Seccin VI.

D. COLECTOR DE CORRIENTE Y VOLTAJE DE ALIMENTACIN

La cantidad (nieB) 2 en (4) es proporcional a exp (-EgB / kT), donde EGB es la banda prohibida
de la regin de base. Por lo tanto, la corriente de colector tiene la forma

ECUACION

Eq. (7) sugiere que para una estructura dada dispositivo fsico y las dimensiones, el voltaje
necesario para obtener un coleccionista objetivo escalas actuales con la banda prohibida de
energa de la regin de base. En este momento, no hay ningn informe de los transistores
laterales SOI utilizando semiconductores con intersticio de banda ms pequeo que Si. Sin
embargo, en el campo de la CMOS avanzados, SiGe-IO y Ge-OI son a menudo empleados. Tanto
SiGe y Ge tienen separaciones de banda menor que Si. Fig. 9 es un grfico de muestra calculado
colector de densidad de corriente como una funcin de VBA para Si-base y transistores SiGe-
base.

ECUACION.

Para el transistor Si-base, los parmetros del modelo son consistentes con los utilizados en la
Fig. 3. Para los dispositivos de SiGe-base, los parmetros del modelo se supone que ser el mismo
que el transistor Si-base, lo cual es razonable como una estimacin de primer orden. Fig. 9
muestra claramente que si un dispositivo de Si-base funciona con una corriente de colector
objetivo a Vcc de 1,0 V, un dispositivo de SiGe-base que tiene una banda prohibida 200 meV ms
pequeas de Si pueden ser operados con la misma corriente de colector en Vcc de
aproximadamente 0,8 V. Dado que la banda prohibida de 0.46 eV Ge es menor que el de Si, un
transistor Ge-base puede ser operado con la misma corriente de colector en Vcc de slo
aproximadamente 0,54 V. El punto importante es que la tensin de alimentacin para un circuito
CBipolar puede ser reducido sustancialmente mediante el uso de SOI de pequeas bandas
prohibidas.

E. ACTUAL DE GANANCIA Y EMISOR DE INGENIERA

Una vez que la base intrnseca de un transistor ha sido diseado para entregar una corriente de
colector deseada a un blanco Vcc, la ganancia de corriente est determinada por la corriente de
base que es una funcin de slo los parmetros de emisor, como se indica en (5). En otras
palabras, la ganancia de corriente de un transistor puede ser alterado por la ingeniera de la
regin de emisor.

Con el componente de recombinacin de la corriente de base supone que es despreciable (vase

la discusin en la Seccin II-A anterior), (4) y (5) dar la ganancia de corriente de un transistor
NPN como
ECUACION

donde GEE es la banda prohibida del emisor,? GEE y? EGB son los parmetros estrechamiento
de banda prohibida aparentes en el emisor y la base, respectivamente.

Para un transistor homounin, es decir, un transistor con eGe = EGB, el aumento de NE es un

eficaz mtodo para aumentar la ganancia de corriente. Sin embargo, la eficacia de aumentar NE
se ve atenuada por el efecto de dopaje pesado porque el parmetro? eGe aumenta con la NE
[7]. Los datos reportados sugieren que para lateral homounin

Dispositivos de Si-OI, una ganancia de corriente de alrededor de 50 aos deben ser realizables
[3], [4].

Como se muestra en la Seccin III a continuacin, realmente necesitamos grandes ganancias

corrientes (? 100) para CBipolar sean de inters como una tecnologa de circuitos digitales. El
enfoque ms comn para incrementar la ganancia de corriente de un transistor bipolar es
desarrollar una estructura de dispositivo de heterounin donde la banda prohibida del emisor
es mayor que la de la base. En este caso, el exp [(EGE - EGB) kT /] factor en (8) podra aumentar
actual ganar por una cantidad muy grande. Un transistor bipolar NPN Ge vertical que tiene una
GaAs tipo n como el emisor se demostr por JADU y Feucht [8]. Emisor de polisilicio se emplea
comnmente en la vertical de NPN SiGe-base y PNP bipolar transistores. Hasta el momento, no
hay ningn informe de SOI heterounin dispositivos bipolares laterales. Por ahora, simplemente
hacemos la conjetura de que heterounin SOI dispositivos bipolares lateral con grandes
ganancias actuales se pueden realizar, y procedemos a asumir dispositivos de heterounin que
est disponible en este estudio.

III. INVERSORES CBIPOLAR

Considere el inversor CBipolar en la Fig. 2. Cuando Vin es alta (cerca Vcc), la NPN se enciende y
el PNP est apagado, y Vout se tira al suelo cerca por el transistor NPN.

Cuando Vin es baja (cerca del suelo), la NPN se apaga mientras que el PNP est encendido, y
Vout se tira hasta cerca Vcc por el PNP. En esta seccin, se analiza el funcionamiento de un
inversor CBipolar y una puerta CBipolar NAND.

Tambin estima el rendimiento y la potencia de disipacin de inversores CBipolar. Empleamos

ecuaciones analticas que nos permiten tener una visin ms profunda de la fsica que rigen el
funcionamiento del circuito CBipolar. Como se discuti en la seccin anterior, para hacer el
anlisis manejable, y como primer orden estimacin, que ignorar resistencias parsitas de los
dispositivos y asumir-gap-base estrecha estructuras de dispositivos de heterounin como

sea necesario. Tambin, cuando sea necesario para simplemente el modelado, podemos
suponer que los transistores NPN y PNP tener caractersticas idnticas.

A. CARACTERSTICAS DE TRANSFERENCIA cuasiesttica Y

CORRIENTES EN CADENA DE INVERSOR

Considere una cadena de inversores CBipolar idnticos con un inversor de conduccin su vecino
abajo de la cadena, como se ilustra en la Fig. 10. Para derivar las curvas de transferencia del
inversor cuasi esttica durante la conmutacin, es necesario establecer la relacin entre las
tensiones de entrada y salida de un inversor en trminos de las corrientes de dispositivos
durante la conmutacin.

Consideremos inversor 2, con salida V2 y V3 inversor 3 con salida. En general, tenemos, por FO
mayor que 1, corrientes de base FO vistos en el nodo V2, de modo que

ECUACION

FIGURA 10

Figura 10. cadena inversor CBipolar. Para mayor claridad de la ilustracin, slo se muestra el
caso de FO = 1, y cargas de alambre no se muestran.

Para una cadena de inversores idnticos, inversor 1 y el inversor 3 se comportan de forma

idntica, por lo que

V3 = V1,
IBnpn3 = IBnpn1,

Y IBpnp3 = IBpnp1.

Es decir, (9) se puede reescribir como

ICpnp2 ICnpn2 = FO(IBnpn1 IBpnp1)
que relaciona las corrientes de colector en el inversor 2 a las corrientes de base en el inversor 1.
Del mismo modo que tenemos

ICpnp1 ICnpn1 = FO(IBnpn2 IBpnp2)

que relaciona las corrientes de colector en el inversor 1 a las corrientes de base en el inversor 2.
Haciendo referencia a la Fig. 10, y observando que V0 = V2 en una cadena de inversores idnticos,
tenemos las siguientes relaciones de tensin:
VBEpnp1 = V2 Vcc,
VBCpnp1 = V2 V1,
VBEnpn1 = V2 Vee,
VBCnpn1 = V2 V1,
Y VBEpnp2 = V1 Vcc,
VBCpnp2 = V1 V2,
VBEnpn2 = V1 Vee,
VBCnpn2 = V1 V2.
Para dada Vcc y Vee, estas ecuaciones relacionan VBE y VBC de los transistores en inversores 1 y 2 a
V1 y V2. El uso de estas relaciones de tensin en las ecuaciones actuales (1) y (2), y las correspondientes
ecuaciones actuales de PNP (no se muestran explcitamente en este documento para evitar confusiones),
y la aplicacin de las corrientes a la condicin establecida por (13), podemos derivar la curva de
transferencia cuasiesttico relativa V1 (= Vin2) y V2 (= Vout2).
Del mismo modo, a partir de la consideracin de la condicin establecida por (14), podemos derivar la
curva de transferencia Relatin cuasiesttica
V1 (= Vout1) and V2 (= V0 = Vin1).

Curva y transistores corrientes de transferencia FIGURA 11. Siguiendo el modelo para un inversor de
CBipolar (inversor 1) con FO = 1 en una cadena de inversor. Los transistores se supone que tienen una
ganancia de corriente de 60.
Fig. 11 muestra la curva de transferencia modelada cuasi esttico y las corrientes de colector y de base
durante la conmutacin, para un inversor con FO = 1, suponiendo una ganancia de corriente de 60,
tanto para el NPN y el PNP. Tal ganancia de corriente es tpico de un transistor homounin [3], [4]. La
curva de transferencia sugiere que el margen de ruido es significativamente menor que Vcc / 2. Como se
puede inferir a partir de (13) y (14), los transistores de la
inversor de la conduccin debe permanecer encendido lo suficiente para que las corrientes de colector
son lo suficientemente grandes para alimentar a las corrientes de base en el inversor siendo impulsadas.
Para dispositivos con una ganancia de corriente de tan slo 60, los transistores del inversor de
conduccin tienen que mantener en un gran corriente, y por lo tanto, encender y apagar un tanto
gradualmente, como se indica por la curva de transferencia en la fig. 11.
Fig. 12 es similar a la Fig. 11, pero para el caso donde ambos
el NPN y el PNP tienen una ganancia de corriente de 60 mil. El 1,000x mayor ganancia de corriente
representa una estructura de dispositivo de heterounin-gap-base estrecha, donde la banda prohibida de
base es de unos 180 meV ms pequea que la banda prohibida emisor. Por ejemplo, el
dispositivo podra tener un emisor de Si y una base de SiGe donde el intervalo de banda SiGe es 180 meV
menor que el de Si. Con una ganancia de corriente mucho ms grande, los transistores de la conduccin
inversor necesita para mantener una parte relativamente pequea de la corriente durante el cambio, y
por lo tanto encender y apagar ms abruptamente.
Comparacin con la Fig. 11 muestra que mayor ganancia de corriente aumenta margen de ruido del
inversor.
B. Corriente espera Considere inversor 1 en la Fig. 10 en el modo de espera con V1 = 0 y
V0 = Vcc, es decir, con PNP1 apagado y en npn1. Cuando PNP1 est apagado, npn2 tambin apagado y
PNP2 est en la saturacin completa. Por lo tanto, (14) da la corriente de colector de espera para npn1
como
ICnpn1,sb = FO IBpnp2,sb.
La corriente de base para PNP2 en la saturacin completa se puede inferir a partir de (2). Por lo tanto,
(16) se puede volver a escribir como
ICnpn1,sb = 2FO IB0pnp(eqV
cc/kT
1)
Curva y transistores corrientes de transferencia FIGURA 12. Siguiendo el modelo para un
inversor de CBipolar (inversor 1) con FO = 1 en una cadena de inversor. Los transistores se
supone que tienen una ganancia de corriente de 60 000.
Del mismo modo, la corriente de colector de espera para PNP1 cuando
npn1 est apagado se
ICpnp1,sb = 2FO IB0npn(eqV cc/kT
1)
El inversor de corriente de espera no est determinado por la corriente de colector del transistor en, pero por la corriente de emisor del
transistor en. Para el caso de ser npn1
en adelante, tenemos que aadir la corriente de base IBnpn1, sb de npn1 a (17). Por lo tanto, el inversor corriente de espera cuando npn1
est en es
Istandby (npn1on) = ICnpn1,sb + IBnpn1,sb
= 2FO IB0pnp(eqV cc/kT
1)+ 2IB0npn(eqV cc/kT
1)
Por lo tanto, la corriente de espera promedio para un inversor es
Istandby = (FO + 1)IB0pnp(eqV cc/kT
1)+ (FO + 1)IB0npn(eqV cc/kT
1=
(FO + 1)(IB0pnp + IB0npn)eqV /kT . cc

Cabe sealar que es la corriente de base en VBE = Vcc que determina la corriente de espera.
El exceso de corriente de base debido a la recombinacin, que es insignificante en general
VBE, tiene poco efecto sobre la corriente de espera. Esto justifica nuestra ignorar el
componente de recombinacin de la corriente de base en nuestros anlisis, como se explica al
final de la seccin II-A. La disipacin de energa de reserva es simplemente la corriente de
espera multiplicado por Vcc.

IV. CBIPOLAR NAND GATES

En los diseos de CMOS, el circuito ms comnmente utilizado es la puerta NAND. Una puerta
NAND CBipolar se muestra en la Fig. 13. Al igual que en una puerta CMOS NAND, el nodo Vx
est flotando.

Esquemtica Figura 13. Circuito de una puerta CBipolar NAND.

Para una puerta NAND funcione correctamente, Vx tiene que llegar Vee, o muy cerca de ella,
cuando cualquiera VIN1 o VIN2 interruptores. En esta seccin, queremos verificar que funciona
una compuerta NAND CBipolar correctamente.
A. CASO 1: Vin1 = Vcc Y Vin2 CONMUTACIN
El voltaje Vx nodo se determina por la continuidad actual requisito

ICnpn1 = IBnpn2 + ICnpn2,

y las relaciones de tensin:
VBEnpn1 = Vcc
VBCnpn1 = Vcc Vx
VBEnpn2 = Vin2 Vx
VBCnpn2 = Vin2 Vout.
Sustituyendo estos voltajes en las ecuaciones de corriente (1) y (2), (22) da Vx como una
funcin de Vin2 y Vout.
Fig. 14 es un grfico de Vx frente Vin2, con Vout como parmetro. Muestra que Vx se mantiene
cerca de Vee (= tierra) para la mayor parte de Vin2, llegando a slo un 20 mV por encima del
suelo, cuando Vin2 alcanza Vcc, lo que sugiere que la puerta NAND CBipolar funciones
adecuadamente para el caso de la conmutacin de Vin2.
B. CASE 2: Vin2 = Vcc AND Vin1 SWITCHING In this case, Vx is determined by the same
current continuity requirement (22). The voltage relations are:
VBEnpn1 = Vin1 (24.1)
VBCnpn1 = Vin1 Vx (24.2)
VBEnpn2 = Vcc Vx (24.3)
VBCnpn2 = Vcc Vout. (24.4)
Una vez ms, la sustitucin de estos voltajes en las ecuaciones de corriente (1) y (2), (22) da
Vx como una funcin de Vin1 y Vout. Fig. 15 es un grfico de Vx frente Vin1, con Vout como
parmetro. Esto demuestra que Vx alcanza suelo cuando Vin1 alcanza Vcc, lo que sugiere que
un funciones de puerta NAND CBipolar adecuadamente para el caso de la conmutacin de
Vin1.

Figura 14. Vx como una funcin de Vin2 para una puerta NAND CBipolar para el caso de la
conmutacin y Vin2 Vcc = 0,7 V, con Vout como un parmetro. En un caso, se supone que los
dispositivos para tener una ganancia de corriente de 30. En otro caso, se supone que los
dispositivos para tener una ganancia de corriente de 3000.

Figura 15. Vx como una funcin de Vin1 para una puerta NAND CBipolar para el caso de la
conmutacin de Vin1 y Vcc = 0,7 V, con Vout como un parmetro. En un caso, se supone que
los dispositivos para tener una ganancia de corriente de 30. En otro caso, se supone que los
dispositivos para tener una ganancia de corriente de 3000.
V. ESTIMACIN DEL INVERSOR DE CADENA DE RETARDO DE PROPAGACIN

Es instructivo examinar la curva de transferencia y las corrientes en la Fig. 12. Vout1 se tira
hacia abajo por npn1. Fig. 12 muestra que, a medida que aumenta Vin1, la corriente de
colector de npn1 permanece sustancialmente por debajo de su punto ms alto para la mayora
de los valores de Vin1. Cuando Vin1 est dentro de aproximadamente 50 mV de Vcc, la
corriente de colector de npn1 se eleva rpidamente, acercndose a su mximo valor como Vin1
alcanza Vcc. La implicacin es que, en la conmutacin
de un inversor CBipolar, hay relativamente poca corriente para tirar hacia abajo la carga en el
nodo de salida hasta que el voltaje de entrada se pone muy cerca de Vcc. La salida se tira
hacia abajo ms rpidamente despus de la tensin de entrada alcanza Vcc donde la corriente
npn1
est en su mximo.
Esta observacin sugiere que la forma de onda de propagacin para una cadena de inversor
(Fig. 10) es tal como se ilustra en la Fig. 16. Como se acerca Vcc V1, V2 empieza a disminuir,
siendo derribado por npn2. Del mismo modo, como se acerca V2 suelo, V3 comienza a subir,
siendo levantado por PNP3.

Figura 16. Ilustracin esquemtica de la forma de onda de propagacin en una cadena

inversor.

Figura 17. Esquema que ilustra una estimacin de la cota superior de la v1v2 tiempo de
transicin.

A. ESTIMACION DEL INVERSOR DE PROPAGACIN RETARDO

delay
Haciendo referencia a la Fig. 16, el v1v2 tiempo de transicin se puede escribir como la suma
de dos partes. Una parte es para V1 se tir desde Vcc / 2 a Vcc. La otra parte es para ser V2
tire hacia abajo desde Vcc a Vcc / 2. En general, estas dos partes se superponen debido al
hecho de que V2 empieza a caer desde Vcc hacia Vcc / 2 antes de V1 alcanza Vcc, como se
ilustra en la Fig. 16. Una forma de proporcionar una estimacin del lmite superior para v1v2
es asumir estas dos partes no se solapan, es decir, V2 comienza su transicin de Vcc hacia
Vcc / 2 slo despus de V1 ha alcanzado Vcc, como se ilustra en la Fig. 17. Eso es
v1v2 (lmitesuperior) = T[V1 from Vcc/2 Vcc]+ T[V2 from Vcc Vcc/2 ] (25)

Considere el segundo trmino de (25), con V2 es tirado hacia abajo desde Vcc a Vcc / 2 por npn2. La
carga en V2 nodo es de npn3 y PNP3, multiplicado por el nmero de fan-outs, ms cualquier capacidad
de carga externa CL. Como puede deducirse de la figura. 17, cuando V2 est siendo derribada, V3 est
en suelo, con npn3 en saturacin y PNP3 en el modo de visin de activo.
Por tanto, la carga total en V2 es
Cv2down = FO[CDEnpn3 + CDCnpn3 + CBEnpn3 + CBCnpn3+ CBEpnp3 + CBCpnp3] + CL, (26)
donde CDE es la capacidad de difusin asociada con el diodo emisor-base-polarizacin directa de npn3
y CDC es la capacidad de difusin asociada con el diodo colector-base-polarizacin directa de npn3.
CBE y CBC son la suma de la capacitancia capa de agotamiento y bordeando capacitancia el diodo
base-emisor y el diodo base-colector, respectively.FO es el nmero de fan-outs unidos a V2. La corriente
de colector tirando abajo V2 es ICnpn2. Por lo tanto, el segundo trmino de (25) viene dada por

El signo (-) en la primera integral es para tener en cuenta el signo negativo de la corriente para tirar
hacia abajo.
A continuacin, vamos a considerar el primero trmino de (25). Para simplificar, asumimos el NPN y
NPN tengan las mismas caractersticas. Para tales inversores simtricas, el tiempo necesario para tirar
de V1 de Vcc / 2 a Vcc es el mismo que el tiempo necesario para tirar de V2 de Vcc / 2 a 0, es decir,

Sustituyendo (27) y (28) en (25), tenemos un lmite superior para el tiempo de propagacin v1v2 como
Una consideracin similar se puede aplicar para derivar un lmite superior para el tiempo de
propagacin v2v3. Puesto que suponemos NPN y PNP dispositivos sean idnticos en caractersticas,
tenemos v1v2 = v2v3. Por lo tanto, una estimacin del lmite superior del tiempo de retardo de
propagacin inversor es

Como puede verse a partir de la subseccin siguiente, a excepcin de CL, los componentes de Cv2down
son todas las funciones del WB anchura de la base o las anchuras capa de agotamiento WdBE y WDBC,
que a su vez depende de VBE y VBC. Eso es Cv2down es una funcin implcita de V2. Adems, como
puede deducirse de la figura. 17, durante la transicin de V2 de Vcc a tierra, V1 es a Vcc, de modo que
npn2 est en modo de avance-activo con un colector
actual de ICnpn2 = IC0npnexp (qVcc / kT). Por lo tanto, (30) se puede volver a escribir como

donde Cv2down (Vcc), que es la integral en (31) y una funcin de Vcc, es la carga de la capacitancia en
el nodo V2 V2 promedio durante la transicin desde Vcc a tierra.

B. homounin Si-OI CBIPOLAR

Vamos a considerar la carga de capacitancia dispositivo en V2, es decir, el plazo dentro del soporte en
(26). De la simetra emisor-colector de los transistores, tenemos CDCnpn3 = CDEnpn3. La carga
almacenada responsable de CDEnpn3 es debido a la corriente de colector hacia adelante en npn3, que
tiene un valor de VBE V2, es decir,
QDEnpn3(VBEnpn3 = V2)= FnpnICnpn3(VBEnpn3)
= FnpnIC0npneqV2/kT,

donde Fnpn es el tiempo de trnsito hacia delante del transistor NPN [9]. La capacitancia de
difusin correspondiente es una funcin de V2, y est dada por

La capacitancia B-E CBE y el CBC B-C capacitancia se dan por [5]

CBE(V_BE)= CdBE,tot(V_BE)+ LECBE, fringe

CBC(V_BC)= CdBC,tot(V_BC)+ LECBC, fringe

donde CBE, flecos y CBC, flecos son las capacidades de franja por unidad emisora longitud franja LE asociados con el diodo B-E y B-C
diodo, respectivamente. Para CMOS, la capacitancia franja es tpicamente 0,08 ss / m. El mismo valor se asume aqu. El agotamiento de
diodo B-E capacitancia capa cdbe, tot y el B-C capa de agotamiento diodo de capacidad CDBC, tot estn dadas por
CdBE,tot(V_BE)= AEsi/WdBE(V_BE), (36)
Y
CdBC,tot(V_BC)= AEsi/WdBC(V_BC),
donde si es la permitividad de Si, AE es el rea de emisor, y la capa de agotamiento anchos de WdBE y WDBC estn dadas por

En (38) y (39), bi es el diodo incorporado potencial dado por

qbi = Eg/2 + kT ln (NB/ni),

Por ejemplo, donde es la energa de banda prohibida y ni es la densidad de portadores intrnsecos.

El F tiempo de trnsito hacia adelante est dada por [5]

F = E + B + BE + BC, (41)
Donde
E = IB(V_BE,V_BC)=W2E/3IC(V_BE, V_BC)DpE

Figura 18. Calculado retardo de propagacin y disipacin de energa de reserva como una funcin de Vcc, para un caso de FO = 1 y CL =
0, y un caso de FO = 4 con CL = 1 fF. Dispositivos de Si-OI se supone, con los parmetros del dispositivo tal como se indica.
es el tiempo de retardo de emisor,B = W2B(V_BE,V_BC)/3DnB
es el tiempo de retardo de base, BE = WdBE(V_BE)/2vsat
es el espacio de carga-regin retardo B-E, y BC = Wd BC(V_BC2)vsat