Lógica Combinacional

UNIVERSIDAD TCNICA DE AMBATO
FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA E INDUSTRIAL

PERODO ACADMICO: OCTUBRE/2015 MARZO/2016

Facultad de Ingeniera en Sistemas, Electrnica e Industrial
Ttulo: Lgica Combinacional con MSI y

LSI.
Carrera: Ing. Industrial en procesos de

automatizacin
rea Acadmica: Electrnica
Lnea de Investigacin: Sistemas de control automatizados e

instrumentacin virtual para procesos
industriales de alta y baja potencia.
Ciclo Acadmico y Paralelo: Quinto A
Alumnos participantes: Chasiluisa Unda Luis Miguel.

Chauca Torres Alex Danilo
Gutierrez Veliz Luis Roberto
Jaya Chuqui Andrs Fabricio
Quishpe Hernandez Sharon Pamela
Mdulo: Electrnica Digital.
Docente: Ing. Santiago Collantes

1.1 Ttulo
Lgica Combinacional con MSI y LSI.
1.2 Objetivos
1.2.1 Objetivo general:
Investigar sobre el tema lgica combinacional con MSI y LSI.
1.2.2 Objetivos especficos
Comprender sus aplicaciones y sus usos en los circuitos digitales.

Conocer como es su funcionamiento tanto interno y como es su
ensamblaje.
1.3 Palabras clave
Lgica combinacional.
Sumadores.
Restadores.
Comparadores.
1.4 Introduccin
Se denomina sistema combinacional o lgica combinacional a todo sistema

digital en el que sus salidas son funcin exclusiva del valor de sus entradas
en un momento dado, sin que intervengan en ningn caso estados
anteriores de las entradas o de las salidas. Las funciones (OR, AND, NAND,
XOR) son booleanas (de Boole) donde cada funcin se puede representar
en una tabla de la verdad. Por tanto, carecen de memoria y de
retroalimentacin.
En electrnica digital la lgica combinacional est formada por ecuaciones
simples a partir de las operaciones bsicas del lgebra de Boole. Entre los
circuitos combinacionales clsicos tenemos:
Lgicos
Generador/Detector de paridad
Multiplexor y Demultiplexor
Codificador y Decodificador
Conversor de cdigo
Comparador
Aritmticos
Sumador
Aritmticos y lgicos
Unidad aritmtica lgica
Estos circuitos estn compuestos nicamente por puertas lgicas
interconectadas entre s.
1.5 Materiales y Metodologa
1.5.1 Marco terico
Sumador binario paralelo
Reglas bsicas de la suma binaria
Circuito lgico
El sumador completo forma la suma de dos bits y un previo acarreo. Dos

nmeros binarios de n bits cada uno pueden sumarse mediante este circuito.
Cuando se agrega un par de bits a travs de un sumador completo, el circuito
produce un acarreo para usarse con un par de bits una posicin significativa
ms alta. Esto se demuestra en la siguiente tabla:
Los bits se suman con sumadores completos, principiando desde la posicin

menos significativa, para formar el bit de suma y el bit de acarreo. Las entradas
y salidas del circuito sumador completo en la figura 4-5 tambin se indican
arriba. El acarreo de entrada, C1 en la posicin menos significativa debe ser 0.
El valor de +1 en una posicin significativa dada, es el acarreo de salida del
sumador completo. Este valor se transfiere al acarreo de entrada del sumador
completo que suma los bits en una posicin significativa ms alta a la izquierda.
Por lo tanto, los bits de suma se generan principiando desde la posicin ms a
la derecha y estn disponibles tan pronto se genera el previo bit
correspondiente de acarreo.
La suma de dos nmeros binarios de n-bit, A y B, pueden generarse en dos

formas: ya sea en serie o en paralelo. El mtodo de adicin en serie usa solo
un circuito sumador completo y un dispositivo de almacenamiento para
mantener la salida del acarreo generada. El par de bits en A y B se transfiere
en una serie, una sola vez, a travs del sumador completo nico para producir
una cadena de bits de salida para la suma. El acarreo de salida almacenado,
de un par de bits, se utiliza como acarreo de entrada, para el siguiente par de
bits. En el mtodo paralelo se emplea n circuitos adicionales completos, y todos
los bits de A y B se aplican en una forma simultnea. El acarreo de salida de un
sumador completo se conecta al acarreo de entrada del sumador completo una
posicin a la izquierda. Tan poco se generan los acarreos, la suma correcta de
bits emerge de las salidas de las salidas de suma de todos los sumadores
completos.
Un sumador binario paralelo es una funcin digital que produce la suma

aritmtica de dos nmeros binarios en un paralelo. Consta de sumadores
completos conectados en cascada, con el acarreo de salida de un sumador
completo conectada al acarreo de entrada, en el siguiente sumador completo.
En la figura 5-1 se muestra la interconexin de cuatro circuitos del sumador

completo (FA) para proporcionar un sumador binario paralelo de 4-bit. Los bits
sumados de A y los bits adendos de B se designa por nmeros de subndice de
derecha a izquierda, donde el subndice 1 denota al bit debajo orden. Los
acarreos se conectan en una cadena a travs de los sumadores completos. El
acarreo de entrada al sumador 1 y acarreo de salida 5 . Las salidas S generan
los bits requeridos de suma. Cuando el circuito sumador completo de 4-bit se
encapsula dentro de un paquete IC, tiene cuatro terminales para los bits
sumando, cuatro terminales para los bits adendo, cuatro terminales para los
bits suma y dos terminales para los acarreos de entrada y salida.
Un sumador paralelo de n-bit requiere n sumadores completos. Puede construir

para 4-bit, 2-bit y 1-bit de circuitos IC sumadores completos poniendo en
cascada varios paquetes. El acarreo de salida, de un paquete debe conectarse
con el acarreo de entrada del paquete siguiente con los bits siguientes del
orden ms alto.
Los sumadores completos de 4-bit son un ejemplo tpico de una funcin NSI.
Pueden utilizarse en muchas aplicaciones que implican operaciones

aritmticas. Obsrvese que el diseo de este circuito por el mtodo clsico
requerira una tabla de verdad con 29 = 512 entradas, ya que hay nueve
entradas al circuito. Por el uso de un mtodo iterativo de poner en cascada una
funcin ya conocida, se tiene capacidad de obtener implementacin simple y
bien organizada.
Restadores
En la diferencia, cada bit del sustraendo se resta de su correspondiente bit del

minuendo para formar el bit de la diferencia. El prstamo ocurre cuando el bit
del minuendo es menor al bit del sustraendo, de tal forma que se presta un 1
de la siguiente posicin significativa.
La resta se implementa mediante un sumador. El mtodo consiste en llevar al

minuendo a una de las entradas y el sustraendo en complemento 2 a la otra
entrada.
Restador Medio
Un medio restador es un circuito combinacional que sustrae dos bits y produce

su diferencia. Tambin tiene la salida para especificar si se ha tomado un 1. Se
designa el bit minuendo por A y el bit sustraendo mediante y. Para llevar a cabo
A B, tienen que verificarse las magnitudes relativas de A y B. Si A B, se
tienen tres posibilidades; 0 - 0 = 0, 1 0 = 1 y, 1 - 1 = 0.
El resultado se denomina bit de diferencia. Si A < B, tenemos 0 1 y es

necesario tomar un 1 de la siguiente etapa ms alta. El 1 que se toma de la
siguiente etapa ms alta aade dos al bit minuendo, de la misma forma que en
el sistema decimal lo que se toma aade 10 a un dgito minuendo. Con el
minuendo igual a 2, la diferencia llega a ser 2 1 = 1.
El medio restador requiere dos salidas. Una salida genera la diferencia y se

denotar por el smbolo D. La segunda salida, denotada P para lo que se toma,
genera la seal binaria que informa a la siguiente etapa que se ha tomado un 1.
La tabla de verdad para las relaciones de entrada-salida de un medio restador
ahora puede derivarse como sigue:
Fig. 1 smbolo lgico del restador medio
Si AB, existen tres posibilidades 0-0=0, 1-0=0 y 11=1. El resultado es el bit

de diferencia D.
Si A<B se tiene 0-1 y es necesario prestar un 1 de la siguiente posicin

significativa de la izquierda. El prstamo agrega 2 al bit del minuendo de
manera similar cuando en el sistema decimal se agrega 10 al dgito del
minuendo.
La tabla de verdad est dada por las reglas de la resta binaria.

La salida D coincide con la operacin OR- Exclusiva y se puede expresar de la

siguiente forma:
D = AB + AB
La salida P est dada por la suma de productos de los trminos presentes en el

rengln 2 de la tabla de verdad:
P = AB
Restador Completo
Un restador completo es un circuito combinacional que lleva a cabo una

sustraccin entre dos bits, tomando en cuenta en un 1 se ha tomado por una
etapa significativa ms baja. Este circuito tiene tres entrada y dos salidas. Las
tres entradas A, y B, C, denotan al minuendo, sustraendo y a la toma previa,
respectivamente. Las dos salidas, P y D, representan la diferencia y la salida
tomada, respectivamente. La tabla de verdad para el circuito es como sigue:
Los ocho renglones bajo las variables de entrada designan todas las
combinaciones posibles de 1 y 0 que pueden tomar las variables binarias. Los
1 y 0 para las variables de salida estn determinados por la sustraccin de A
B C. Las combinaciones que tienen salida de toma C = 0 se reducen a las

mismas cuatro condiciones del medio sumador.
Para A = 0, B = 0 y C = 1, tiene que tomarse un 1 de la siguiente etapa,

lo cual hace P = 1 y aade 2 a A. Ya que 2 0 1, D = 1.
Para A = 0 y BC = 11, necesita tomarse otra vez, haciendo P = 1 y A = 2.
Ya que 2 1 1 = 0, D = 0. Para A = 1 y BC = 01, se tiene A B C =
0, lo cual hace P = 0 y D = 0.
Por ltimo, para A = 1, B = 1, C = 1, tiene que tomarse 1, haciendo P = 1
y A = 3 y, 3 1 1 = 1, haciendo D = 1.
Sumador completo:
COMPARADORES
Un circuito digital comparador realiza la comparacin de dos palabras binarias

del mismo formato y cdigo A y B de N bits tomadas como un nmero entero
sin signo e indica si los resultados son iguales o si una es mayor que otra en
tres salidas A = B, A > B y A < B. Bajo cualesquiera valores de A y B una y slo
una de las salidas estar a 1, permaneciendo las otras dos salidas a 0.
El procedimiento para comparar dos datos binarios consiste primero en

comparar el bit ms significativo de cada uno de ellos, si stos son iguales, se
compara el siguiente bit ms significativo y as sucesivamente hasta encontrar
una desigualdad que indica cul de los datos es mayor o menor. Si se
comparan todos los bits de ambos datos y no hay desigualdad entre ellos,
entonces evidentemente son iguales.
Circuito comparador
Un circuito comparador combinatorio compara dos entradas binarias (A y B de

n bits) para indicar la relacin de igualdad o desigualdad entre ellas por medio
de "tres banderas lgicas" que corresponden a las relaciones A igual B, A
mayor que B y A menor que B. Cada una de estas banderas se activar solo
cuando la relacin a la que corresponde sea verdadera, es decir, su salida ser
1 y las otras dos producirn una salida igual a cero.
Los comparadores pueden ser de identidad o de magnitud.

El comparador de identidad es un sistema combi nacional de una salida que se
activa si los dos datos aplicados en sus entradas son idnticos bit a bit.
El comparador de magnitud dispone de la misma salida de igualdad y de dos
salidas ms que sealan si los nmeros binarios P y Q aplicados a las entradas
cumplen la condicin P>Q o P<Q en caso de desigualdad.
Ejemplo: bloque funcional y la tabla de verdad de un comparador de magnitud
de 1 bit.
Los comparadores de magnitud tienen tres entradas adicionales (<, =, >)

utilizadas para la extensin. Ejemplo
Bloque funcional y dos tablas de verdad alternativas de un comparador de
magnitud de 4 bits. La tabla superior considera que las entradas de extensin
proporcionan el resultado de la comparacin de bits de menor peso, mientras
que la tabla inferior considera que las entradas de extensin proporcionan el
resultado de la comparacin de bits de mayor peso.
Comparador de un Bit
La comparacin de dos bits se puede realizar por medio de una puerta XOR o
una XNOR. La salida del circuito es 1 si sus dos bits de entrada son diferentes
y 0 si son iguales.
Comparador de dos Bits
Para unos operan dos A y B de un bit se puede desarrollar un comparador de

la siguiente tabla:
En la prctica se encuentran comparadores de nmeros de 4 a 8 bits, que

disponen de otras entradas para poder realizar la comparacin entre nmeros
de ms bits.
Comparador para N - Bit s
Con este comparador podemos no solo comparar nmeros de 4 bits, sino del
nmero de bits que queramos utilizando las entradas de expansin que nos
permite conectar varios comparadores en cascada.
El comparador no inversor
En este comparador la tensin de referencia se aplica a la entrada inversora, y

la seal a detectar ser aplicada a la entrada no inversora. La tensin de
referencia puede ser positiva o negativa.
- Si la seal a detectar tenga una tensin superior a la tensin de

referencia, la salida ser una tensin igual a +Vsat (tensin de
saturacin positiva).
- Si la seal de entrada tiene una tensin inferior a la seal de referencia,
la salida ser igual a -Vsat (tensin de saturacin negativa)
El comparador inversor
En este comparador la tensin de referencia se aplica a la entrada no

inversora, y la seal a detectar ser aplicada a la entrada inversora. La tensin
de referencia puede ser positiva o negativa.
Si la seal a detectar tenga una tensin superior a la tensin de referencia, la

salida ser una tensin igual a -Vsat (tensin de saturacin negativa).
Si la seal de entrada tiene una tensin inferior a la seal de referencia, la

salida ser igual a +Vsat (tensin de saturacin positiva).
DECODIFICADORES
Un decodificador es un circuito combinacional con n entradas y 2n salidas.
Funcionamiento: Si la configuracin binaria presente en las entradas forma el

nmero binario i entonces se activa la salida i-sima.
Segn esto el funcionamiento de un decodificador es el opuesto al de un

codificador.
Decodificador 2:4 (2 lneas de entrada y 4 lneas de salida).
Las entradas del decodificador son A0 y A1 y representan un entero de 0

a 3 en cdigo decimal.
Segn el valor binario presente en las 2 entradas se activa una delas 4
salidas al valor lgico 1.
Por ejemplo, con el valor A1 A0 =10 se activar la salida D2.

La tabla de verdad es la que se muestra
Puede comprobarse como este circuito genera los productos cannicos

(minterms) de un conjunto de variables binarias aplicadas a sus
entradas
Implementando cada una de las 4 salidas, obtenemos el circuito:
La tabla de verdad es la que se muestra
Las salidas son mutuamente exclusivas ya que solamente una de las

salidas es igual a 1 en cualquier momento dependiendo del dgito
decimal.
Debemos dibujar ocho mapas de karnaugh para simplificar cada una de

las funciones de salida.
El resultado es la equivalencia entre cada minterm de entrada y la salida
correspondiente.
Por ejemplo, la entrada 110 activar la salida Y6.
En el circuito el minterm corresponder a una puerta AND de tres entradas con

las variables XY Z como entradas. De manera similar se construye el circuito
para el resto de entradas.
Smbolo del decodificador 4:16

DECODIFICADORES
Decodificador BCD: Decimal (4 lneas de entrada y 10 lneas de salida).
La tabla de verdad es la que se muestra.
Obteniendo las expresiones lgicas de la tabla de verdad anterior, podremos

realizar la sntesis del circuito combinacional mediante puertas lgicas.
Este decodificador permite visualizar nmeros en BCD mediante visualizadores

de 7 segmentos.
Circuito lgico del decodificador BCD: Decimal
Multiplexor:
Un multiplexor es un circuito digital que selecciona una de entre varias entradas

de datos Ii y lleva su valor lgico a la nica salida Z del circuito. La seleccin
de los datos se realiza mediante una o varias entradas de control Sj. La
codificacin binaria resultante de las entradas S indica el ndice de la entrada I
que pasa a la salida. Existiendo una entrada de habilitacin (enable), la cual
pone en funcionamiento el circuito, y trabaja en bajo activo.
El multiplexor es el circuito lgico combinacional equivalente a un interruptor

mecnico giratorio de varias posiciones, tal como el componente que sirve
para seleccionar las bandas de un receptor de radio.
Permite dirigir la informacin binaria procedente de diversas fuentes a una

nica lnea de salida, para ser transmitida a travs de ella, a un destino
comn.
Disponen de: hasta 2n lneas de entrada de datos, una nica de salida

y n entradas de seleccin; que habilitan y ponen en contacto uno de los
terminales de entrada de datos con el de salida.
El circuito combinacional integrado multiplexor, suele tener: 8 entradas de

datos (bits), 3 entradas de seleccin (address) y una nica salida e datos.
Por ejemplo, cuando en las entradas de seleccin est activa la combinacin

010 Equivalente a la entrada de informacin nmero 2, en la salida aparecer
el bit que en ese momento haya en la entrada 2 es decir un 1, ya que esta es
la entrada que hemos seleccionado para comunicarla con la salida.
ESQUEMA BSICO DEL FUNCIONAMIENTO DE UN MULTIPLEXOR 2

INPUTMUX
ESQUEMA DE MULTIPLEXORES
Su funcionamiento es como sigue: Con la combinacin binaria presente en las

entradas de seleccin, escogemos la entrada de informacin cuyo valor se va a
transmitir a la salida
MULTIPLEXOR de 2 a 1 lneas:
Circuito integrado TTL 74157, contiene cuatro multiplexores con sus dos
entradas de datos y su salida cada uno. Tiene una entrada de inhibicin
(STROBE G) activa a nivel bajo (0V) y una entrada de seleccin (SELECT),
comunes a los cuatro multiplexores.
Cuando STROBE est a nivel bajo, si la entrada SELECT est a nivel bajo, en
la salida aparece el valor del dato A; y si la SELECT est a nivel alto aparece el
dato B.
TABLA DE FUNCIONAMIENTO
Circuito integrado TTL 74153, contiene dos multiplexores con sus cuatro
entradas de datos y su salida cada uno. Tiene dos entradas de inhibicin
(STROBE 1G y 2G) activas a nivel bajo(0V) para cada multiplexor y dos
entradas de seleccin (SELECT A y B) comunes a los cuatro multiplexores.
Circuito integrado TTL 74151, contiene un multiplexor con ocho entradas de

datos y una salida. Tiene una entrada de inhibicin (STROBE G) activa a nivel
bajo (0V) y tres entradas de seleccin (SELECT A, B y C).
Otras aplicaciones
El multiplexor ms sencillo es el biplexer, utilizado en la transmisin-recepcin

por radar, para conectar alternativamente una nica antena al circuito emisor
de ondas y al receptor de ondas reflejadas, como se muestra en la figura.
Son muy utilizados los multiplexores en los displays de calculadoras y relojes

electrnicos, ya que consumen mucha menos potencia, logrndose disminuir el
consumo de corriente y reducindose el nmero de pins que deben llegar hasta
el circuito activador.
1.6 Conclusiones
El circuito combinacional decodificador su funcin es inversa a la del

codificador, esto es, convierte un cdigo binario de entrada (natural, BCD,
etc.) de N bits de entrada y M lneas de salida (N puede ser cualquier
entero y M es un entero menor o igual a 2n), tales que cada lnea de
salida ser activada para una sola de las combinaciones posibles de
entrada. Estos circuitos, normalmente, se suelen encontrar como
decodificador / demultiplexor. Esto es debido a que un demultiplexor
puede comportarse como un decodificador.
El multiplexor es muy til dado que se puede llevar informacin binaria de
varias entradas a una salida y de una entrada a varias salidas de forma
conmutada y controlada por entradas de control es por ello que son muy
utilizado en la transmisin-recepcin por radar, para conectar
alternativamente una nica antena al circuito emisor de ondas y al
receptor de ondas reflejadas
1.7 Referencias bibliogrficas
https://es.scribd.com/doc/33653883/LOGICA-COMBINACIONAL
http://es.slideshare.net/KaBeCaAl/restador-completo
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/0309
01.htm
http://www.electronica.com.es/content/26-restadores-binarios
Martnez, M. J. (07 de 03 de 2013). CIRCUITOS COMBINACIONALES.
Universidad de Salamanca.

Lógica Combinacional

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Carrera: Ing. Industrial en procesos de

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Ciclo Acadmico y Paralelo: Quinto A

Alumnos participantes: Chasiluisa Unda Luis Miguel.

Mdulo: Electrnica Digital.

Docente: Ing. Santiago Collantes

Lgica Combinacional con MSI y LSI.

1.2.1 Objetivo general:

Investigar sobre el tema lgica combinacional con MSI y LSI.

1.2.2 Objetivos especficos

Comprender sus aplicaciones y sus usos en los circuitos digitales.

1.3 Palabras clave

Se denomina sistema combinacional o lgica combinacional a todo sistema

1.5 Materiales y Metodologa

1.5.1 Marco terico

Sumador binario paralelo

Reglas bsicas de la suma binaria

El sumador completo forma la suma de dos bits y un previo acarreo. Dos

Los bits se suman con sumadores completos, principiando desde la posicin

La suma de dos nmeros binarios de n-bit, A y B, pueden generarse en dos

Un sumador binario paralelo es una funcin digital que produce la suma

En la figura 5-1 se muestra la interconexin de cuatro circuitos del sumador

Un sumador paralelo de n-bit requiere n sumadores completos. Puede construir

Pueden utilizarse en muchas aplicaciones que implican operaciones

En la diferencia, cada bit del sustraendo se resta de su correspondiente bit del

La resta se implementa mediante un sumador. El mtodo consiste en llevar al

Un medio restador es un circuito combinacional que sustrae dos bits y produce

El resultado se denomina bit de diferencia. Si A < B, tenemos 0 1 y es

El medio restador requiere dos salidas. Una salida genera la diferencia y se

Fig. 1 smbolo lgico del restador medio

Si AB, existen tres posibilidades 0-0=0, 1-0=0 y 11=1. El resultado es el bit

Si A<B se tiene 0-1 y es necesario prestar un 1 de la siguiente posicin

La tabla de verdad est dada por las reglas de la resta binaria.

La salida D coincide con la operacin OR- Exclusiva y se puede expresar de la

La salida P est dada por la suma de productos de los trminos presentes en el

Un restador completo es un circuito combinacional que lleva a cabo una

B C. Las combinaciones que tienen salida de toma C = 0 se reducen a las

Para A = 0, B = 0 y C = 1, tiene que tomarse un 1 de la siguiente etapa,

Un circuito digital comparador realiza la comparacin de dos palabras binarias

El procedimiento para comparar dos datos binarios consiste primero en

Un circuito comparador combinatorio compara dos entradas binarias (A y B de

Los comparadores pueden ser de identidad o de magnitud.

Los comparadores de magnitud tienen tres entradas adicionales (<, =, >)

Comparador de dos Bits

Para unos operan dos A y B de un bit se puede desarrollar un comparador de

En la prctica se encuentran comparadores de nmeros de 4 a 8 bits, que

Comparador para N - Bit s

En este comparador la tensin de referencia se aplica a la entrada inversora, y

- Si la seal a detectar tenga una tensin superior a la tensin de

En este comparador la tensin de referencia se aplica a la entrada no

Si la seal a detectar tenga una tensin superior a la tensin de referencia, la

Si la seal de entrada tiene una tensin inferior a la seal de referencia, la

Un decodificador es un circuito combinacional con n entradas y 2n salidas.

Funcionamiento: Si la configuracin binaria presente en las entradas forma el

Segn esto el funcionamiento de un decodificador es el opuesto al de un

Decodificador 2:4 (2 lneas de entrada y 4 lneas de salida).

Las entradas del decodificador son A0 y A1 y representan un entero de 0

Por ejemplo, con el valor A1 A0 =10 se activar la salida D2.

La tabla de verdad es la que se muestra