UNIVERSIDAD NACIONAL AUTNOMA DE MXICO

FACULTAD DE INGENIERA
DIVISIN DE INGENIERA ELCTRICA

AMPLIFICADORES ELECTRNICOS

Anlisis de seal pequea para JFET

Elaborada por: Magalln Robles Marco Polo

Salazar Ros Ivn Moiss
Apellido paterno Apellido materno Nombre(s)

Grupo : 04

Semestre : 2017-1

Fecha de entrega: 14 de octubre de 2016

Calificacin obtenida: ___________

Formas de polarizacin
Para el JFET se pueden tener las siguientes formas de polarizacin, cada una nos brindar
diferentes comoportamientos tanto en estabilidad del punto de operacin como su magnitud y
desempeo.

Polarizacin fija o compuerta

Esta polarizacin se lleva acabo con dos fuentes de voltaje de

DC, una en el Drain VDD y otra en el Gate VGG, de igual
forma se colocan dos resistencias, una en el Drain RD y otra
en el Gate RG, dejando el Source conectado a tierra junto
a VGG.

De esta configuracin se obtienen

las ecucaciones que rigen el
comportamiento del circuito por
medio del anlisis de las mallas
entre Gate-Source y Drain-
Source.

Se observa que la corriente en el gate IG no se puede definir por medio de estas expresiones,
gracias a que se polariza en inversa la terminal Gate se da una alta impedancia la cul vendra
representada por RG, siendo esta del orden de los [M].

Respecto a la estabilidad del punto de operacin, se nota que

tiene una gran variacin que se puede apreciar en la grfica:

Autopolarizacin

Esta manera de polarizar al JFET se realiza con una fuente de voltaje de

DC en la terminal Drain VDD y tres resistencias, cada una colocada en
las tres terminales del transistor, cerrando el circuito uniendo las
resistencias del Gate y Source en un punto comn a tierra.

De esta configuracin se
obtienen las siguientes
ecuaciones que rigen su
comportamientos:

Se observa que la corriente IG sigue ausente gracias a la alta impedancia producida por la
polarizacin inversa de la terminal Gate .
La estabilidad del punto de operacin se mejora
gracias esta polarizacin, se puede apreciar una
disminucin en su variacin.

Divisor de Tensin

Esta polarizacin se logra con una fuente VDD y cuatro resistencias,

dos colocadas en las terminales Drain y Source respectivamente,
las otras dos se encuentran en la terminal del Gate como resultado
de un equivalente de Thevenin realizado de la siguiente manera:

R2
VTH =VG= VDD RTH =RG=R 2 R 1
R 1+ R 2

Quedando el circuito
equivalente de la siguiente
forma:

De esta polraizacin se obtienen las siguientes ecuaciones

que rigen su comportamiento:

En esta polarizacin la estabilidad del punto de operacin

se reduce significativamente, teniendo variaciones
mnimas debidas a los componentes utilizados, se puede
apreciar en la siguiente grfica.
Anlisis de las configuraciones del JFET

Considerando las confirguraciones Divisor de voltje

(Source Comn), Fuente Seguidor (Drain Comn), y
Gate Comn para el JFET, se realizar el anlisis en DC para determinar las ecuaciones que
rigen su punto de operacin y comportamiento.

Como conocimiento previo se tiene el siguiente modelo para AC del JFET:

Se sabe que la alta impedancia debida a la polarizacin de la terminal Gate, la corriente IG ser
igual a cero y por lo tanto no se podra obtener una relacin apra la ganancia de corriente.

Divisor de voltaje (Drain Comn)

Anlisis en DC

El anlisis en DC para esta configuracin sera

el mismo que el realizado para la polarizacin
por divisor de tensin, ya que los capacitores de
acoplamiento y el capacitor C5 (de Bypass) se
comportaran como circuitos abiertos, por lo que
que solo quedaran las resistencias.

Se obtendran las mismas ecuaciones de

comportamiento para el circuito:

Anlisis
en AC

Para el
anlisis en AC los capacitores de acoplamiento y el
capacitor de Bypass se comportan como corto-
circuitos, por lo que se tiene el modelo de la siguiente forma, con la terminal Source
directamente a tierra gracias al capacitor de Bypass.

Impedancias de entrada y salida

Para obtener la impedancia de entrada nos colocamos en el
punto donde se aplica el voltaje Vi y la impedancia que se
observa es la resultante del paralelo de R1 y R2. Como el
circuito se abre despus de estas resistencias la impedancia de
entrada quedara definida por la expresin de la derecha.

Para la obtencin de la impedancia de salida, se propone el analizar el modelo fijano Vi = 0, lo

cul provocar que Vgs tenga el mismo valor que Vg y por consecuencia se tendr que la fuente
de corriente en el Drain sea igual a cero, ya que depende directamente del valor de Vgs. Con
todo lo anterior, se puede observar desde el punto de Vo hacia la izquierda que rd y RD quedarn
en paralelo y a su izquierda se tendr un circuito abierto debido
a que la fuente de corriente valdr cero, por lo que su
impedancia de salida se define con la expresin de la derecha.

Se puede tener un ajuste en esta impedancia si se

realiza la relacin rd 10 RD con esto se tendra
que la impedancia de salida estara definida por.

Ganancias de voltaje

Del modelo se observa que Vi=Vgs y que el voltaje de salida Vo ser el voltaje en la
impedancia de salida ya que la corriente que fluye atravs de ella ser la debida a la fuente de
corriente del Drain Vo=gmVgs(rd Rd ) con lo que se tendr que la ganancia de voltaje
Av se definde como:

Con el ajuste que se puede

realizar, la ganancia de voltaje
quedara definida por:

Fuente seguidor (Drain comn)

 Anlisis en DC

Sabiendo que los capacitores se comportarn

como circuito abierto, se observa que solo
quedaran las resistencias RG y RS, por lo que al
realizar el anlisis se obtendrn las siguientes
ecuaciones de comportamiento.

La estabilidad del circuito para el punto de operacin

ser semejante a la de la Autopolarizacin y se
representa con la grfica de la derecha.

Anlisis en AC

Para el anlisis en AC se obtiene el siguiente modelo, con los capacitores comportndose como
cortocircuito:

Impedancias de entrada y salida

Observando el modelo es fcil darse cuenta que la

impedancia de entrada ser RG ya que es la nica
impedancia vista desde Vi, por lo que se define con la
expresin de la derecha.

Para la impedancia de entrada se fija Vi = 0 con lo que se supondra que la terminal Gate se
conectara a tierra, de este modo el voltaje Vgs sera medido desde tierra y tomando como
referencia la terminal Source, con lo anterior el voltaje de salida sera el volatje en la resistencia
Rs que sera igual al voltaje en rd y esto terminar siendo el voltaje Vgs negativo.
 Vo
De este anlisis se puede observar que la relacin =Zo y
Io
esto supone un anlisis por L.C.K. en el nodo S, con el que se
ve directamente que la suma de las corrientes de rd y Rs restndole la corriente debida a la fuente
gmVgs ser igual la corriente Io, con lo que se puede obtener lo siguiente:

Vo
Gracias a estas ecuaciones se puede obtener la impedancia de salida con la relacin =Zo
Io

Esto supone que la impedancia de salida ser el paralelo de las resistencias rd, Rs y el inveros de
la transcondutancia del JFET, quedando finalmente
como:

De igual manera que en la configuracin anterior, se

puede realizar un ajuste a la relacin que tendrn rd y
RS.

Ganancia de voltaje

Se observa que partiendo de la terminal Gate y aplicando

L.V.K. empezando en el nodo G, pasando por S y
finalizando en Vo se obtiene la siguiente relacin de la
derecha:
Se puede despejar Vgs gracias a la relacin Vgs( gm )(rd Rs)=Vo y obtener la relacin que

existir entre Vi y Vola cul ser la ganancia de

Vo
voltaje: =Av
Vi

Y la ganancia quedar definidia por la

ecuacin de la derecha, haciendo notar que la
seal de salida se encontrar en fase
respecto a la de la entrada:

La ganancia de voltaje en caso de que se

busque el ajuste realizado anteriormente se
expresara de la siguiente manera:

Gate Comn

Anlisis en DC

Para llevar acabo este anlisis se toma en

cuenta que los capactiores se comportarn
como circuito abierto y solo quedarn las
resistencias Rs y Rd conectadas a sus
terminales Drain y Source y a la fuente VDD.

De aqu se pueden obtener las siguientes ecuaciones que rigen su

comportamiento:

Respecto a la estabilidad del

punto de operacin se puede ver
en la grfica de la derecha, un aumento considerable en la variacin que tendra el punto de
operacin.
Anlisis en DC

Se obtiene el siguiente modelo para el anlisis en AC,

con los capacitores funcionando como corcto circuito.

Impedancias de entrada y de salida

Para calcular la impedancia de entrada se nota que Rs

estar en paralelo con una resistencia Zi que se
propondra para poder redibujar el circuito y simplificar el
anlisis, tomando las consideraciones de que la suma de
los voltajes en RD y rd sern igual a Vgs = V el cul
sera el voltaje propuesto para redibujar el circuito de ls siguiente manera.

Analizando el nodo a se
busca obtener la
impedancia equivalente
la cul ser Zi, para esto
se usar LCK en ese
nodo.

Ahora que se obtuvo Zi

se sabe que la
impedancia de entrada
quedar definida como lo
muestra la expresin de la derecha:
Si se realiza el ajuste que se ha propuesto en las
configuraciones anteriores, la impedancia de entrada
quedara definida como:

Para encontrar la impedancia de salida se propone la

misma metodologa de anlisis, fijano Vi = 0, lo que provocar
que la fuente de corriente valga cero y entonces se tendr
como impedancia de salida el paralelo de las resistencias RD y
rd.

Con el ajuste la impedancia de salida se definira por:

Ganancia de voltaje

Para la ganancia de voltaje se tiene la

siguiente informacin del modelo en
AC:

Ahora, haciendo el anlisis por medio de LCK y

haciendo sustituyendo las ecuaciones anteriores se
puede encontrar lo siguientes:

Multiplicando la ltima expresin por RD se obtiene que:

Finalmente se llegar a la siguiente ecuacin:

A partir de este punto se pude definir la ganancia

de
voltaje

Vo
=Av de la siguiente manera:
Vi
Si se plantea el ajuste la ganancia de voltaje
quedara definida como: