INTRODUCCIN AL

LENGUAJE VHDL

eman ta zabal zazu

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 NDICE.
Introduccin.
1. Conceptos bsicos del lenguaje y
Aplicaciones.
2. Tipos de datos y Seales.
3. Sentencias concurrentes y secuenciales.
4. Registros y mquinas de estados finitos.

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 Bibliografa:
- VHDL Lenguaje estndar de diseo electrnico.
Llus Ters, Yago Torroja, Serafn Olcoz, Eugenio Villar.
Ed, Mc Graw-Hill, 1998

- VHDL Modeling for Digital Design Synthesis

Yu-Chin Hsu, Kevin F. Tsai, Jessie T. Liu, Eric S.Lin.
Ed, Kluwer Academic Publishers, 1995

- Hardware Design and Simulation in VAL / VHDL.

Larry M. Augustin, David C. Luckham, beniot A. Gennart,
Youmth Huh, Alec G. Stanculescu.
Ed, Kluwer Academic Publishers, 1991.

- VHDL Designers Reference.

Jean Michel Berg, Alain Fonkova, Serge Maginot,
Jacques Rovillard.
Kluwer Academic Publishers, 1992

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 PROCESO BSICO DE DISEO
Requisitos y Altera
especificaciones
Diseo modelo VHDL

Diseo Funcional
Compilacin

Diseo
Modelado Arquitectural (RTL)
Simulacin
y
Sntesis Diseo Lgico
(puertas) Anlisis de Timing

Diseo Fsico
(transistores-layout) Configuracin del PLD

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Fabricacin Programacin del PLD
y Test LDD 2007-08 y Test 4
 Estas etapas son funcin de las distintas
alternativas de diseo.
Por analoga PROGRAMACIN se busca
SNTESIS DE ALTO NIVEL
Chip desde una descripcin de alto nivel

Imprescindible los lenguajes HDL-- VHDL

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 BREVE HISTORIA: EL LENGUAJE
VHDL

VHDL:
(Very HIGH Speed Integrated Circuit Hardware Description
Language)
proyecto del departamento de defensa de los E.E.U.U. para
desarrollar C.I. de 0,5m de muy altas prestaciones.

Objetivo: disponer de una herramienta estndar e independiente

para la especificacin y documentacin de sistemas electrnicos.

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 PROPIEDADES
BSICAS.

Permite modelar, y simular sistemas desde un alto nivel de

abstraccin hasta el nivel ms bajo (puertas, biestables).

Bsicamente permite 3 niveles de descripcin:

Comportamental o algortmico
Flujo de datos o RTL
Estructural

Inicialmente desarrollado para modelado y simulacin lgica de

sistemas digitales. Actualmente se usa tambin para sntesis.

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 Ventajas del uso de VHDL
Es un lenguaje normalizado compatible con la mayora de las
herramientas de diseo (Std IEEE 1076-1987)

Permite la comunicacin entre distintos diseadores minimizando

errores y problemas de compatibilidad.

Admite diseo jerrquico.

Los sistemas de prueba (test) pueden escribirse en el mismo

lenguaje y usarse para comprobar distintos modelos.

Permite al diseador concentrase en la funcionalidad del diseo

sin tener que preocuparse en otros factores como: retardos,
rea,...

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 Otras Ventajas

Reduccin del Tiempo de Diseo.

Mejora de la Calidad del Diseo.
Posibilidad de Explorar el Espacio de Diseo.
Tecnologa VLSI/diseo electrnico abierta a un
mayor nmero de usuarios con poca experiencia.

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 Sntesis de hardware
descripcin funcional
process descripcin estructural
begin
for I in 0 to 10 loop
:::
end loop; Sntesis
end process;

Proceso de Transformacin de una descripcin

funcional de un circuito en una descripcin
estructural:
Nivel de Transferencias entre registros.
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Layout (Caso Ideal)
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 Proceso de Sntesis
Ejemplo de Descripcin:

function Paridad (Inp:std_logic_vector(2 downto 0))

return bit is
variable Par:bit;
begin Inp
Par := 1; 3
for I in 1 to 3 loop
if Inp(I) = 1 then Par := not Par;
Paridad
endif;
end loop;
return Par;
end Paridad;

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Par
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 Sintesis de Alto Nivel
process Funcin
begin
for I in 0 to 10 Objetivo
loop
:::
end loop;
end process;

Sntesis
Restricciones

Funcin Objetivo: Una funcin de :

Estimacin del rea.
Retardos del Circuito
Restricciones: Condiciones que debe cumplir el
circuito. (p.e. Area estimada < X. Retardo < Y...)
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 1.Aplication and language Introduction
- What is VHDL ?
- Aplication areas
- Limitations of VHDL
- VHDL styles
- Main laguages concepts
- Entity
- Architecture
- Hierarchy
- Declaration
- Processes and types
- Packages

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 What is VHDL?

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 Limitations

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 VHDL Styles

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 Entity

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 Architecture

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 Processes

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 Types

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 The package

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 2. Signals and Data Types
- The concept of a type
- Standard data types
- Assignments to signals
- Type definition
- Multi valued logic
- Standard Logic
- Using Standard Logic
VHDL Operators
- Logical Operators
- Relational Operators
- Arithmetic Operators
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 Type definition

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 Type definition

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 Type concept and specification

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 Type std_logic is (
U, Uninitiliced
X Unknown
0 Logic 0 Strong drive
1 logic 1
Z high
impedance
W Unknown Weak drive
L logic 0
H logic 1
_ Dont care

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 Using Standard Logic

library IEEE;
use IEEE.Std_logic_1164.all;

entity MULS is
port ( A, B, : in std_logic ;
Z : out std_logic );
end MULS;

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 OPERADORES EN VHDL

Existen 3 tipos predefinidos:

Operadores lgicos
Operadores matemticos
Operadores relacionales
Por defecto, cada operador puede usarse con cierto tipo
de datos.
El usuario puede definir funciones si precisa usar otros
tipos.

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 OPERADORES LGICOS
Son los siguientes:
AND, NAND, OR, NOR
XOR, XNOR
NOT
Adems de desplazamientos lgicos/aritmticos
izda/dcha y rotaciones: SLL, SRL, SLA, SRA, ROL,
ROR.
Todos misma prioridad (de izda a dcha) salvo NOT que
es siempre prioritaria.
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 OPERADORES LGICOS
Tipos para los que estn definidos:

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 library IEEE;
use IEEE.Std_logic_1164.all;
entity MULS is
port ( A, B, : in std_logic ;
Z : out std_logic );
end MULS;

architecture EX of MULS is
begin
z <= A and not (B or C );
end EX;
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 Signal A_BUS, B_BUS, Z_BUS:
std_logic_vector ( 3 downto 0 );

Z_BUS <= A_BUS and B_BUS;

Equivalente a

ZBUS(3) <= A_BUS(3) and B_BUS(3);

ZBUS(2) <= A_BUS(2) and B_BUS(2);
ZBUS(1) <= A_BUS(1) and B_BUS(1);
ZBUS(0) <= A_BUS(0) and B_BUS(0);
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 OPERADORES RELACIONALES

Son los siguientes:

igual (=) , distinto (/=)
mayor(>), mayor o igual (>=)
menor(>), menor o igual (>=)
Los operandos pueden ser de cualquier tipo.
El resultado es de tipo boolean.

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 OPERADORES ARITMTICOS

Son los siguientes y para los tipos de datos indicados:

suma (+), resta (-) --- cualquier tipo numrico
producto (*), divisin (/) --- entero/real
potencias (**) --- entero/real (exponente entero)
mdulo (mod), resto (rem) --- enteros
valor absoluto (abs) --- entero/real

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 CONSTANTES

Es un objeto que almacena un nico valor durante toda

la simulacin
Ejemplos:
constant E:real:=2.7172;
constant V37:bit_vector (7 downto 0):= 0100110;
constant delay:time:=2ns;

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 Arrays...

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 c 1 2 3 4

z 3 2 1 0

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 Concatenation
and aggregates
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 3. Concurrent and secuential Statements
- Concurrent Assignment Statements
- The Process
- Process execution
- Sensitivity lists
- The if statement
- The case statement
-The for loop
-Variables

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 SENTENCIA WHEN ... SELECT
Es una sentencia concurrente que permite
realizar asignaciones condicionales de valores,
expresiones u objetos a seales.
Sintxis :
[etiqueta:]seal<= valor1 when condicin1 else
valor2 when condicin2 else

valorn when condicinn else
unaffected;
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 SENTENCIA WITH... SELECT
Es una sentencia concurrente que permite
realizar asignaciones condicionales de valores,
expresiones u objetos a seales (anloga a
WHEN..SELECT).
Sintxis :
[etiqueta:]with expresin select
seal<= valor1 when resultado1 else
valor2 when resultado2 else

valorn when resultadon else
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unaffected when others;
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 Process execution

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LDD 2007-08 85
 Sensitivity Lists

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LDD 2007-08 89
 The If Statement

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 Executes first true branch
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LDD 2007-08 91
 The Case Statement

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LDD 2007-08 93
 The For Loop

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LDD 2007-08 95
 Variable usage

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 4 ODD
A ( 3 downto 0 )

Process (A)
variable TMP : std_logic;
begin
TMP:= 0;
for I in Alow to Ahigh loop
TMP := TMP xor A(I);
end loop;
ODD <= TMP;
end process;
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LDD 2007-08 100

 ARQUITECTURA
ESTILOS DE DESCRIPCIN
La arquitectura define la funcionalidad de la
entidad.
Estilos de descripcin:
Algortmico: mediante un conjunto de
instrucciones que se ejecutan secuencialmente
(proceso)
Flujo de datos: mediante funciones u operadores.
Estructural: conjunto de componentes
interconectados
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LDD 2007-08 101

 Tema 4: Synthesis Issues

- Specifying registers in VHDL

- Detecting a rising clock
- Controling transparent latches
- Finite State Machines

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LDD 2007-08 102

 Specifying registers in
VHDL

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LDD 2007-08 103

 Entiti Flop is
port (D, Clk : in std_logic;
Q : out st_logic);
end Flop;
architecture A of Flop is
begin
process
begin
wait until Clkevent and Clk = 1;
Q <= D;
end process;
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end A;
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LDD 2007-08 105

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LDD 2007-08 107

 entity incomp_if is
port (EN, D : in std_logic;
Q : out st_logic);
end incomp_if;
architecture A of incomp_if is
begin
process (EN, D )
begin
if ( EN = 1 ) then ;
Q <= D;
end if ;
end process;

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end A;
LDD 2007-08 108
 Controling Transparent
Latches

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LDD 2007-08 109

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LDD 2007-08 110

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LDD 2007-08 111

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LDD 2007-08 112

 FINITE
STATE
MACHINES
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LDD 2007-08 113

 EJEMPLO
Reset*
E0

E2 E1
1 0
S2 X S1

E3
0
Y

1
0
X
S1,S0
1
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LDD 2007-08 114

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LDD 2007-08 115

 Architecture una of UC is
signal EST_PRES,EST_SIG: integer range 0 to 3;
begin...........
EST_PRE
EST_SIG
S

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LDD 2007-08 116

 SEC: process (EST_PRES, X,Y)
--- inicializacin
case EST_PRES is
when 0 =>
if X= 0 then EST_SIG<=1;
else EST_SIG <=2;
end if;
when 1 => EST_SIG<=3;
when 2 =>
if Y= 1 then EST_SIG<=3;
else EST_SIG <=2;
end if;
when 3 =>
if X= 0 then EST_SIG<=1;
else EST_SIG <=0;
end if;
end case;
end process SEC;

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LDD 2007-08 117

 REG: process (clk, Reset)
begin
if Reset=0 then EST_PRES <= 0;
if clk event and clk=1 then
EST_PRES <= EST_SIG;
end if;
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end process REG;
LDD 2007-08 118
 outputs

S2 <=1 when EST_PRES=2 else 0;

S1 <=1 when (EST_PRES=1 or (EST_PRES=2 AND Y=1)) else 0;
S0 <=1 when (EST_PRES=2 AND Y=1) else 0;
ESTADO <= EST_PRES;

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LDD 2007-08 119

 DESCRIPCIN COMPLETA:
architecture una of UC is
signal EST_PRES,EST_SIG: integer range 0 to 3;
begin
SEC: process (EST_PRES, X,Y)
--- inicializacin
case EST_PRES is
when 0 =>
if X= 0 then EST_SIG<=1;
else EST_SIG <=2;
end if;
when 1 => EST_SIG<=3;
when 2 =>
if Y= 1 then EST_SIG<=3;
else EST_SIG <=2;
end if;
when 3 =>
if X= 0 then EST_SIG<=1;
else EST_SIG <=0;
end if;
end case;
end process SEC;
REG: process (clk, Reset)
begin
if Reset=0 then EST_PRES <= 0;
if clk event and clk=1 then
EST_PRES <= EST_SIG;
end if;
end process REG;
S2 <=1 when EST_PRE else 0;
S1 <=1 when (EST_PRES=1 or (EST_PRES=2 AND Y=1)) else 0;
S0 <=1 when (EST_PRES=2 AND Y=1) else 0;
ESTADO <= EST_PRES;
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end una;
LDD 2007-08 120
 Lgica combinacional

Seale
Generar s
Entradas estado salida
siguiente Estado Registro Estado
siguiente presente
Generar
seales de
Clk
salida

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LDD 2007-08 121

 EJEMPLO:
E0 (00) RESET*

0
(borrar registro y
overflow) borrar sumar
OVF<--0 1 0
INIC SUM
CLR
E3(11) 1
E1(01)
LDR
(cargar el
registro)
1 0
SUM + Cout
INIC
1
(activar
0 OVF<--1 overflow)

E2(10)

(borrar registro y
overflow)
OVF<--0 1 0
CLR INIC

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LDD 2007-08 122

 Descripcin en
VHDL:

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;

entity p1_ucV is
port( CLK ,RESETL : in std_logic;
INIC, SUM, COUT : in std_logic;
CLRL, LDRL, OVF1, OVF0L: out std_logic;
ESTADO : out integer range 0 to 3);
end p1_ucV;

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LDD 2007-08 123

 Descripcin en
VHDL:

architecture UC of p1_ucV is
signal EST_PRES, EST_SIG_EST integer range 0 to 3;

begin
ES: process (EST_PRES, INIC,SUM,COUT)
begin
EST_SIG <= EST_PRES;
case EST_PRES is

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LDD 2007-08 124

 Descripcin en
VHDL:
case EST_PRES is
when E0 => if INIC='1' then EST_SIG <= E3;
elsif SUM='1' then EST_SIG <= E1;
else EST_SIG <= E0;
end if;
when E1 => if COUT='1' then EST_SIG <= E2;
else EST_SIG <= E3;
end if;
when E2 => if INIC='0' then EST_SIG <= E2;
else EST_SIG <= E3;
end if;
when E3 => if (INIC or SUM) = '1' then EST_SIG <= E3;
else EST_SIG <= E0;
end if;
end case;
end process ES;

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LDD 2007-08 125

 Descripcin en
VHDL:
REG: process (clk, resetL)
begin
if (resetL='0') then EST_PRES<=E0;
elsif (clk'event) and (clk='1') then
EST_PRES<=EST_SIG;
end if;
end process REG;

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LDD 2007-08 126

 Descripcin en
VHDL:
LDRL <= '0' when EST_PRES=E1 else '1';
CLRL <= '0' when (EST_PRES=E1 OR EST_PRES =E0) AND INIC='1' else '1';
OVF1 <= '1' when EST_PRES=E1 AND COUT='1' else '0';
OVF0L <= 0' when (EST_PRES=E2 OR EST_PRES =E0) AND INIC='1' else 1';

ESTADO <= EST_PRES;

end UC;

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LDD 2007-08 127