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Cap12 2009 Apunte Conversores AD-DA PDF
Cap12 2009 Apunte Conversores AD-DA PDF
Departamento de Electrnica
Ctedra: Tcnicas Digitales II
Versin 3
Fecha de revisin: Octubre 1994
Supngase que se desea transformar un nmero binario de tres bits en una tensin de
salida proporcional. Con tres bits tenemos ocho nmeros posibles de entrada: desde 000 hasta
111, con lo cual correspondern ocho valores diferentes de la tensin de salida. Si llamamos
VR a la tensin de salida a fondo de escala y la dividimos en ocho valores, llegamos a
construir el siguiente grfico.
Vo
7/8 Vr o
o
6/8 Vr o
5/8 Vr o
4/8 Vr o
3/8 Vr o
2/8 Vr o
1/8 Vr o
0/8 Vr o
N
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
FIGURA 1
As vemos que no puede alcanzarse el valor VR, sino 7/8 del mismo. No obstante se
adopta como convencin tomar a VR como valor de fondo de escala. Como el valor del
nmero N de entrada jams llegar a 2n ( n = numero de bits ), los puntos de la curva de
respuesta tendern a VR sin alcanzarla.
N
Vo = n VR
2
FUNCIN TRANSFERENCIA DEL CONVERSOR
j =0
b2 4R
-
b1 8R
I
VR +
Vo
b0 16R
I0
FIGURA 2
bj = 0 llave abierta
bj = 1 llave cerrada
n n n j
bj.V R bj.V R bj.V R 2 VR n
V o = R . = n j = = n bj.2
j
n j n
j =0 2 . R j =0 2 2
. j =0 2 2 j =0
n
b .2 =N
j
pero j ( Nmero binario )
j =0
luego:
N
Vo = n VR
2
FUNCIN TRANSFERENCIA DEL CONVERSOR
Para garantizar que este circuito no sufra corrimientos trmicos, bastara que todas
las R variasen proporcionalmente con la temperatura de igual forma, ya que as la relacin
entre ellas se mantendra constante. Para que esto se verifique, deberan estar todas
construidas del mismo material. En conversores de mas de 8 bits, se hace ya muy difcil
mantener esta condicin, ya que R0 sera 256R para 8 bits, 512R para 9 bits, 1024R para 10
bits, y as sucesivamente, lo que implica el uso de resistores de diferente constitucin, y en
consecuencia la aparicin de derivas trmicas.
+VR b0 b1 b2 b3
3R
2R 2R 2R 2R
2R R R R 2R
-
+ Vo
RED R- 2R
FIGURA 3
+VR
3R
2R
R R R Rth 2R
-
Thevenin
Vth +
2R 2R 2R 2R
Vo
Vo0=-VR/16
Rth=R Rth=R Rth=R Rth=R
Vth=VR/2 Vth=VR/4 Vth=VR/8 Vth=VR/16
+VR +VR
2R 2R
R R R R R
Thevenin
2R 2R 2R 2R 2R 2R 2R
R
Rth=R Rth=R
2R Vth=VR/2 Vth=VR/4 Rth=R Vo1=-VR/8
Vth=VR/8
b2 Activa:
+VR +VR
2R 2R
R R R R
Thevenin
2R 2R 2R 2R 2R 2R
R
Rth=R
2R Rth=R Rth=R Vo2=-VR/4
Vth=VR/2
R Vth=VR/4 Vth=VR/8
2R
b3 Activa:
+VR +VR
2R 2R
R R R
Thevenin
2R 2R 2R 2R 2R
Rth=R
Vth=VR/2 Vo3 = -VR/2
R
2R
R
2R
R
2R
Aplicando Superposicin:
Vo = Vo0+Vo1+Vo2+Vo3
Suponiendo activas todas las llaves bi :
VR VR VR VR
Vo =
16 8 4 2
n
bj.V R
V o = n j
j =0 2
Donde n es el nmero de bits y bj = 0 si la llave est inactiva y bj = 1 si est activa.
Como:
n
b .2 =N
j
j
j =0
Entonces:
V R. N
Vo = n
2
2R R R R IR
2R 2R 2R 2R
Vo
+
FIGURA 4
Con todos los circuitos vistos hasta aqu se tiene un problema al intentar obtener
buena precisin, ya que se requiere gran cantidad de resistores de buena precisin (baja
tolerancia). Buscamos un circuito de gran exactitud pero con pocos elementos que pesen en
la precisin. La respuesta en este sentido la da el CDA por Modulacin de ancho de pulso.
Se trata de un circuito con muy pocos elementos que influyan en la precisin, pero tiene una
desventaja: al tratarse de un circuito secuencial, el tiempo de conversin resulta lento. En los
circuitos anteriores, en cambio, la conversin era inmediata.
Su funcionamiento se basa en la siguiente filosofa: Se tiene una onda rectangular de
amplitud y frecuencia fijas, pero con su duty cicle ( ancho del pulso alto sobre el perodo de
la seal completa ) variable. Se la hace pasar por un filtro pasabajos para obtener en la salida
su valor medio, que resulta proporcional al duty cicle .
Por lo tanto el problema se resuelve generando una seal rectangular cuyo ancho de
pulso sea proporcional al nmero N a convertir.
A continuacin tenemos el circuito resultante:
{
VR si x <N
Vo =
0 si x >= N
COMPARADOR
-
DE N BITS
n
Vo = -VR. N/ 2
+
CONTADOR Clk
N
MODULO 2
FIGURA 4
Clk
V(t)
12 Clk 4Clk
Salida del
Conversor
FIGURA 5
N 12
= n =
2 16
1 T
Vo = f (t) dt
T 0
n n
1 2 1 N 1 2 VR N N
Vo = n V(t) dt = n VR dt + n 0 dt = n dt = VR . n
2 0
2 0
2 N +1
2 0
2
N
Donde : n =
2
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FACULTAD REGIONAL BS. AS.
VR . N
Vo = - n
2
1.b.i_Signo y Magnitud
El siguiente circuito bsicamente realiza lo siguiente: todos los bits del nmero a
convertir, salvo el mas significativo que indica su signo, se envan a un conversor unipolar de
n-1 bits con fondo de escala VR/2.
MSB
R/2
I
N
-
-I.R/2
+
LSB
R/2
Vo
R/2
+ +I.R/2
FIGURA 6
VR VR
Vo <
2 2
4/8 VR
3/8 VR
2/8 VR
1/8 VR
FIGURA 7
1.b.i_Binario Desplazado
-VR
R
LSB 2R
Red en abanico
N o escalera de -
MSB n - 1 bits IA +
FIGURA 8
La red resistiva coloca a la entrada del operacional una tensin dada por :
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VR . N
Vth = n
2
resultante de aplicar Thevenin.
La resistencia equivalente es:
Rth = R
VR . N 1 VR
I= n .
2 R 2. R
Donde el primer trmino corresponde a la corriente que circula por la resistencia
equivalente a la red resistiva de entrada, y el segundo a la que circula por el resistor 2R
Como Vo es el producto de I por la resistencia de realimentacin del operacional,
nos queda:
VR . N VR
Vo = n
2 2
Como N es el nmero binario de entrada del conversor, Vo ser -VR/2 para N=0, y
+VR/2 para N=2n.
3/8 VR
2/8 VR
COMP. A 2
1/8 VR
(100) (101) (110) (111) (000) (001) (010) (011)
BINARIO
000 001 010 011 100 101 110 111
DESPLAZADO
overflow
-1/8 VR positivo
-2/8 VR
-3/8 VR
-4/8 VR
FIGURA 9
Vo
FS CURVA DE
7/8 Vr o
o
TRANSFERENCIA
6/8 Vr o
IDEAL (CTI)
5/8 Vr o
4/8 Vr o
3/8 Vr o
2/8 Vr o
1/8 Vr o
0/8 Vr o
N
0 0 0 0 1 1 1 1 overflow
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
FIGURA 10
En primer lugar, (Fig. 11) tenemos los errores que introduce el operacional por cero
u offset, los cuales provocan un desplazamiento de la recta de transferencia hacia arriba o
hacia abajo de la ideal.
6/8 Vr o 6/8 Vr o
CTR
5/8 Vr o 5/8 Vr o
Cero 0/8 Vr o
N 0/8 Vr o
N
0 0 0 0 1 1 1 1 overflow 0 0 0 0 1 1 1 1 overflow
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Vo Vo
FS FS
7/8 Vr o
o 7/8 Vr o
o
6/8 Vr o 6/8 Vr o
CTI CTI
5/8 Vr o 5/8 Vr o
2/8 Vr o 2/8 Vr o
1/8 Vr o 1/8 Vr o
0/8 Vr o
N 0/8 Vr o
N
0 0 0 0 1 1 1 1 overflow 0 0 0 0 1 1 1 1 overflow
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
2_ CONVERSIN A/D
En este caso se tendr una curva de transferencia (Fig. 15), en donde la entrada ser
analgica, es decir, una tensin que se medir como fraccin de VR, y la salida ser un
nmero N. La entrada ser continua, es decir, podr adoptar infinitos valores, mientras que la
salida ser discreta, pudiendo tener 2n valores diferentes, donde n es el nmero de bits de
salida.
NUMERO NUMERO
DIGITAL DE DIGITAL DE
SALIDA 111 SALIDA 111
110 110
101 101
000 000
0 1/8FS 3/8FS 5/8FS 7/8FS FS 0 1/8FS 3/8FS 5/8FS 7/8FS FS
2/8FS 4/8FS 6/8FS 2/8FS 4/8FS 6/8FS
ENTRADA ANALOGICA NORMALIZADA ENTRADA ANALOGICA NORMALIZADA
A B
FIGURA 15
entrada para utilizar solo el nmero entero de octavos. Una mejor aproximacin es la curva B
, tambin llamada curva por redondeo, en donde dicha curva corta a la recta ideal en dos
puntos por cada octavo de VR: en 0.5 j /8 y en j/8 para j entero entre 0 y 7.
Lo mencionado hasta ahora es lo concerniente al primer error en un CAD, el error de
cuantificacin. La curva A tiene un error de +0 , -1 LSB, ya que nunca est por encima del
valor terico, pero s est hasta 1 bit menos significativo por debajo. Mientras que la curva B
puede estar hasta bit menos significativo por encima o por debajo, con lo cual el error ser
LSB.
Los CAD tambin tienen los errores que presentan los CDA: cero u offset, escala y
linealidad, pero existe otro error en los CAD que se debe a la variacin de la tensin a la
entrada del conversor durante el tiempo de conversin. En efecto, la mayora de los CAD son
circuitos secuenciales, con lo cual necesitarn de un tiempo T para completar la conversin.
Si la seal a convertir es un nivel de continua, no habr problemas, pero si la seal es
dependiente del tiempo, por ejemplo una senoide, durante el tiempo T habr variado, con lo
cual tendremos un cierto error en su conversin. El problema ser mayor cuanto mayores
sean la amplitud y la frecuencia de la seal, ya que sern mas rpidas sus variaciones.
Supongamos una senoide de pulsacin y amplitud VR/2 y deseamos saber cuanto es lo
mximo que puede variar sta seal durante el perodo de conversin T. Derivando a la
expresin de la seal de entrada respecto del tiempo y obteniendo su mximo valor hallamos
la mxima pendiente, que multiplicada por T, nos da la mxima variacin de Vi:
V i d V R VR V R..T
= . .sen( t ) = . .cos( t ) V imax =
t dt 2 2 2
Para que este error sea despreciable, la variacin mxima de Vi debera ser menor al
error de cuantificacin, es decir:
VR . max .T VR 2 1
< n T < =
. max .. f
n n
2 2 2 2 max
-
Vref
PONER EN 1 EL MSB
CDA
<
Vo:Vin
N
SALIDA >
DIGITAL
REGISTRO DE
ORDEN DE FIN DE
APROXIMACIONES SUCESIVAS
CONVERSION CONVERSION
NO PONER A 1 EL BIT
INMEDIATO
INFERIOR
SI
EOC
FIN
FIGURA 16
Estos conversores tienen un tiempo de conversin del orden de 1 s. Hay otros
mtodos que permiten obtener conversores mas rpidos y tambin mas lentos, estando los de
Aproximaciones Sucesivas en el centro de la escala, tanto en velocidad como en precisin (
hasta 12 bits de resolucin ).
V
CDA FS
6/8
N Vi
SALIDA
4/8
DIGITAL
COMPARADOR 2/8
-
CONTADOR t
Vi
+ BIDIRECCIONAL
1=UP
CLK
0=DOWN
FIGURA 17
-
7/8 VR +
-
6/8 VR +
-
5/8 VR +
- CODIFICADOR N
4/8 VR + CON SALIDA
DIGITAL
PRIORIDAD
3/8 VR -
+
2/8 VR -
+
-
1/8 VR
+
n-1
2 COMPARADORES
FIGURA 18
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Este es el conversor mas rpido, con un tiempo de conversin del orden de los ns.
Est compuesto por 2n-1 comparadores, siendo n la resolucin (cantidad de bits) y un
codificador con prioridad. El funcionamiento es el siguiente: supngase que Vi es mayor que
3/8 de VR y menor que 4/8 de VR, entonces los primeros cuatro comparadores tendrn su
salida en 1. Como el codificador con prioridad coloca en su salida el cdigo de la entrada de
mayor peso que est en 1, en este caso N ser un 3.
Es evidente que la limitacin para este tipo de circuitos es la resolucin, ya que por
ejemplo, para n = 8 se necesitan 255 comparadores.
Una de las aplicaciones de los CAD es en voltmetros digitales. Estos en general son
de 3 , 3,5 , 4 , y 4,5 dgitos, para los que se requiere una resolucin de 10 , 11 , 14 , y 15 bits
respectivamente. Los dos primeros se podran implementar con CAD por Aproximaciones
Sucesivas, pero los dos ltimos estn fuera de su alcance, y ni pensar en un CAD flash. Sin
embargo, existe otra cuestin a analizar: los voltmetros digitales, miden esencialmente
tensiones continuas, con lo cual bastara con que la conversin se realizase, por ejemplo, en
100 ms.
Por lo tanto, se vern a continuacin algunos mtodos que a costa de sacrificar
velocidad, logran una conversin muy precisa.
Vin = VR.t/RC
Vo
Vo=+VR.t/RC
EOC Vin
VR R C
- Pend = VR/RC
-
+ HAB
CONTADOR Vo
+ N
Vin CLK
SALIDA
t
DIGITAL
t (CONT = N)
FIGURA 19
N = fck . t
t .VR R .C .Vi
= Vi t =
R .C VR
fck . R .C
N= .Vi
VR
RESET
CLK
VR RESET
N
LOGICA DE
SALIDA
R C CONTROL DIGITAL
-
HAB.
- CONTADOR DE
+
+ N DIGITOS
Vi -1
CARRY
-Vi
INTEGRADOR
EOC
SOC COMPARADOR
Vi VR
Vo
Vi.t/RC = VR t/RC
Pend=Vi/RC
Pend=-VR/RC
Pend=Vi'/RC
t
t'
T = cte. t
n
(cont = 10 ) (cont = N )
FIGURA 20
T = 10 ; t = Vi ; N = t . fck N = 10 Vi
T
fck VR VR
N
SALIDA
CONTADOR Y DIGITAL
Vo LOGICA DE
Vi R C CONTROL
-1 -
-Vi -
+
VR +
f
INTEGRADOR EOC
SOC COMPARADOR
Vo
T T'<T
VR
Pend=Vi/RC
Vi
Vi'>Vi
FIGURA 21
Vi VR
T = VR T = RC
RC Vi
1 1 Vi
f = f =
T RC VR
Para digitalizar la frecuencia, solo hace falta que un contador permanezca habilitado
durante un tiempo patrn Tp , para contar los pulsos provenientes de la seal de frecuencia
desconocida debidamente conformados, obteniendo a la salida del contador el nmero N=
f.Tp.
Tp Vi
N = f .Tp =
RC VR
Es de destacar que este circuito rechaza el zumbido de lnea que pudiera haber en
si se elige adecuadamente el tiempo de integracin de esta seal, pero presenta el
inconveniente que la precisin de la conversin depende de muchos factores ( como en el
caso de la simple rampa ), existiendo otros mtodos mas complejos que solo dependen de
VR.
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VR d ( ciclo de servicio )
f=d.f
clk
R1~R2
R2 Vo
R1 C N
Vi -1 - SALIDA
-Vi - CONTADOR Y DIGITAL
+
D Q LOGICA DE
VR +
Vc CONTROL
INTEGRADOR
N=f.Tp COMPARADOR
N=d.f Tp=d.f .n.T
CLK CLK CLK
clk
N=(R2/R1).n.(Vi/VR)~nVi/VR
EOC
SOC
Vi
3VR/4
VR/2
t
Vo
Pend=Vi/R1C-VR/R2C~( Vi-VR)/R1C
Pend=Vi/R1C
Vc
Clk
Q & Clk
FIGURA 22
Ganancia
D
Vin1 Pre Acondicionador MUESTREO Y
CAD PORT DE
Amp 1
RETENCION ENTRADA A
de seal
MULTIPLEXOR
T
ANALOGICO
A
Ganancia
EOC SOC
B
S
0
U
Vin2 Pre Acondicionador E
1
PORT DE
Amp 2
n L
SALIDA S
de seal E n-1
C
Ganancia
FIGURA 23
TENSION
Vi Vo S = SAMPLE
H = HOLD
C
S H S H S H S H S H
TIEMPO
FIGURA 24
-
Interruptor Vo
- A2
FET
A1 +
Vi + Capacitor
Excitacin de retencin
Control S/H
de Gate
FIGURA 25
Desde este punto de vista podemos clasificar a los conversores en dos categoras:
Compatibles con el bus de un P y no compatibles con el bus de un P.
Los conversores A/D compatibles con el bus de un P cumplen los siguientes
requisitos:
D0
Bus de
Datos D7
D8
D12
Lneas HBEN
de CS LBEN
RD
FIGURA 26
Obsrvese en la figura anterior que las lneas correspondientes a los bits mas
significativos se solapan con el byte bajo, de modo de conectarse a un bus de 8 bits. Esto se
debe a la ventaja de tener salidas three-state. De este modo con un bajo en LBEN, se vuelca
al bus la parte baja de la salida, y con un bajo en HBEN se vuelcan, en este caso, los cuatro
bits mas significativos de la salida en el nibble bajo del bus y en el nibble alto, "basura". Esto
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a nivel de software, implica dos lecturas de E/S consecutivas, a las direcciones dadas por la
lgica de decodificacin.
Nada impide que un P trabaje con conversores no compatibles con un bus, pero
debe tomarse la precaucin de utilizar ports entre el P y el conversor, ya que al no tener
estos conversores las propiedades citadas anteriormente, (salidas latcheadas y three-state,
etc.) no existe la posibilidad de conexin directa.
CS1
LE OE D0
LATCH LATCH
D7
OE LE
Vo
CS3
D/A
OE LE D8
D11
LATCH LATCH
LE OE
CS2
FIGURA 27
Como puede verse en la Fig. 27 se trabaja con dos etapas de latcheo. La razn es,
que si el bus del microprocesador es de 8 bits, los dos latches no se escribirn a la vez, con lo
cual, si se utilizace una sola etapa de latches, el dato llegar en dos tiempos al conversor, y de
este mododurante un tiempo se tendr una salida errnea. El objetivo de la segunda etapa es
justamente, al tener sus dos Lath Enable juntos, pasar el datos de 12 bits de una sola vez al
conversor. El Latch Enable de esta segunda etapa, se puede manejar con un CS separado
(CS3 en la figura), o bin con una lnea de salida del latch, que maneja las lneas de datos D8
a D11 (Lnea puntada en la figura).
ANEXO I
Conversores Comerciales.
Tipos y caractersticas Generales:
Conversores D/A.
Covnersores A/D.