Caractersticas de las Memorias

Las memorias, como todos los elementos electrnicos, tienen unos parmetros
o caractersticas que diferencian a unas de otras y que, de algn modo,
determinan su utilizacin y tambin su calidad. Algunas de estas caractersticas
ms relevantes de las memorias son las siguientes:
Volatilidad de la informacin almacenada.
Se dice que una memoria es voltil, si la informacin que tiene almacenada
desaparece cuando se elimina la alimentacin. En caso contrario, se denomina no
voltil.
Tipo de acceso a los datos.
El acceso a un dato concreto que se encuentra almacenado en la memoria puede
ser llevado a cabo de dos formas distintas:

Secuencial. Para leer o escribir un dato en la posicin de memoria n,

deberemos haber accedido previamente a todos los datos anteriores.

Aleatoria. En el caso de memoria de acceso aleatorio, podremos acceder a

cualquier posicin de memoria de forma independiente, sin tener en cuenta
las posiciones anteriores, son las que ms se usan.

La memoria se estructura como una matriz bidimensional formada por filas y

columnas, por lo que un dato concreto en la memoria se identifica por una
coordenada formada por la fila y columna donde se encuentra en dicha matriz. No
obstante, cuando se direccionan los datos en la matriz,

primero se seleccionan las columnas y,

posteriormente, se busca el dato o los datos deseados direccionando las filas
correspondientes.

Hablamos, por tanto, de dos ciclos de acceso:

Ciclo de acceso CAS (Column Access Strobe): Acceso a la columna donde se

encuentra el dato o los datos.

Ciclo de acceso RAS (Row Access Strobe): Seleccin de la fila donde se

encuentra el dato en la columna seleccionada en el acceso CAS.

La seleccin de un dato requiere al menos de un ciclo CAS y un ciclo RAS. Si son

varios datos de una misma columna los requeridos, lo normal es que la memoria
requiera un ciclo CAS y varios RAS.

RAM Dinmicas.
Este tipo de memoria exige que cada acierta cantidad de tiempo se haga un
refresco de los datos, es decir, peridicamente se le debe recordar o regrabar la
informacin que est almacenada. Esta operacin es ejecutada automticamente
por el controlador de memoria de la placa base. Mientras el sistema est haciendo
el refresco a la memoria, el microprocesador no tiene acceso a los datos y debe
esperar a que termine la operacin.

Ms lenta que la RAM esttica.

Consume menos potencia y es ms barata.

Las memorias dinmicas necesitan que la informacin almacenada sea refrescada

cada cierto tiempo. Debido a que las celdas de memoria se estructuran en filas y
columnas, el refresco de la memoria no se realiza celda por celda, sino fila por fila o
columna por columna, segn sea su acceso, lo que agiliza en gran medida esta
operacin.
El refresco consiste en regrabar todas las celdas de memoria cuya informacin es
un 1 lgico en el momento del refresco y suele hacerse en los ciclos o estados en
los que la memoria est inactiva, aunque tambin se aprovechan los ciclos de
lectura o escritura para realizar el refresco de toda la fila en la que se encuentra el
dato que se desea modificar o leer.
El refresco debe ser constante y la cadencia de refresco del orden de milisegundos,
lo que nos puede hacer pensar que estas memorias deben ser lentas; Sin embargo,
las memorias dinmicas son muy rpidas y baratas, puesto que cada clula de
informacin lo compone un condensador construido con transistores o clulas
CMOS.
RAM Estticas.
Las memorias Estticas no tienen el inconveniente del refresco, sin embargo, su
estructura interna es bastante ms compleja y eso hace que sean ms caras que
las anteriores y que el nivel de integracin sea inferior. En general, estas memorias
son mas rpidas que las anteriores, como ejemplo podemos citar las memorias
utilizadas como cach, que alcanzan tiempos de acceso inferiores a los 10 ns,
aunque son de mucha menos capacidad que las dinmicas, del orden de
250 KB hasta 1 MB.
Tiempo de acceso.
Es la medida de tiempo en nanosegundos (ns) desde el momento en que la
memoria recibe una solicitud de datos hasta que la entrega en el bus de datos.

Un nanosegundo es igual a la billonsima parte de un segundo:

1/1.000.000.000.000.

Cuanto ms bajo es el nmero en nanosegundos, ms rpida es la memoria.

Velocidad, Frecuencia y Tiempo de acceso.

La velocidad de una memoria se da, normalmente, por su frecuencia o por su
periodo, que es la inversa de la frecuencia, de forma que, una memoria de 100 MHz
tambin se puede denominar, en cuanto a velocidad, de 10ns ya que 1/100 MHz =
10 ns.
Periodo

1
ns
Frecuencia ( MHz )

Sin embargo, ni la frecuencia ni su periodo nos dan una idea real de la velocidad de
la misma, ya que lo importante sera el tiempo que tarda un dato en leerse de la
memoria o en escribirse en la misma, segn sea el caso.
Este tiempo se denomina tiempo de acceso y, se expresa en nanosegundos (ns)
(mil millonsimas de segundo) y depende de muchos factores entre los que
podemos destacar la latencia o retardo al direccionar la fila y columna en las que se
encuentra el dato o datos requeridos:

Latencia CAS (Column Access Strobe). Es un parmetro que nos indica la

demora que se produce desde que se da la orden de seleccin hasta que la
columna est direccionada.
Esta demora se mide en ciclos de reloj.
Cuanto ms bajo sea el nmero de CAS de un mdulo de RAM, ms rpido
responde la memoria a la CPU.

Latencia RAS (Row Access Strobe). Es un parmetro que nos indica la

demora que se produce desde que se da la orden de seleccin hasta que la
fila est direccionada y el dato preparado.
Esta demora se mide en ciclos de reloj.
Cuanto ms bajo sea el nmero de RAS de un mdulo de RAM, ms rpido
responde la memoria a la CPU.

Tiempo de precarga de RAS (conocido como tRP; RAS significa

Sealizador de Direccionamiento en Fila): es el nmero de ciclos de reloj
transcurridos entre dos instrucciones de RAS, es decir, entre dos accesos a
una fila.

Tiempo activo de RAS (a veces denominado tRAS): es el nmero de ciclos

de reloj correspondiente al tiempo de acceso a una columna.

La latencia RAS es muy inferior a la latencia CAS, por lo que en la referencia de los
integrados de memoria slo se suele indicar el valor de esta ltima referida a los
tiempos de reloj que dura.
Por ejemplo, una latencia CAS de 3 implica que dura 3 ciclos de reloj. Los valores
tpicos en las memorias actuales suelen ser 2 y 3, aunque tambin se pueden
encontrar memorias con otros valores mayores como 4 o 5.

Ancho de banda o velocidad de la memoria.

Este parmetro puede entenderse como la velocidad a la que la memoria puede
aceptar datos (escritura) o puede entregar datos (lectura) de forma continua,
aunque debemos tener en cuenta que la memoria no est continuamente
recibiendo o entregndolos, sino que lo hace en rfagas ms o menos largas.
Si la memoria es de 8 bits, el ancho de banda se puede dar tanto en MHz (no
confundir este dato con la frecuencia de la memoria) como en MBytes/segundo, ya
que estos valores coincide y se calculan como la inversa del tiempo de acceso de
la memoria.
Por tanto, una memoria con un tiempo de acceso de 10 ns y un bus de datos de 8
bits tiene un ancho de banda terico de 100 MHz o 100MB/s, ya que 1/10-8 s = 108
Hz = 100 MHz 100MHz x 1Byte = 100 MB/s.
Las memorias actuales utilizan un bus de datos de 64 bits e incluso de 128 bits, por
lo que el ancho de banda se da nicamente en MB/s o en GB/s no coincidiendo
este valor con la frecuencia de funcionamiento de la memoria.
Por ejemplo, una memoria con un tiempo de acceso de 10 ns y 64 bits de datos
tendr un ancho de banda mximo de 100MHz x 8 bytes = 800 MB/s.
Memorias Sncronas y Asncronas.
Las memorias asncronas no utilizan ningn reloj para que el dato sea ledo o
escrito en su interior, simplemente necesita que una serie de terminales sean
activados para que el dato se lea o se escriba.
Sin embargo, actualmente se emplean memorias sncronas (como las SDRAM) que
requieren de un reloj que marque las pautas de lectura o escritura de los datos.
Estas memorias se denominan sncronas y trabajan normalmente a la velocidad del
bus del sistema SFB. Este modo de trabajo permite que las memorias alcancen
mayor velocidad manteniendo otras caractersticas, como ser dinmicas y necesitar
refresco.
Modo burst (rfaga).
Las memorias que implementan el modo burst estn preparadas para realizar
operaciones de lectura o escritura de bloques de memorias contiguos de forma muy
rpida. En general, cuando el micro quiere leer o escribir en una zona completa de
memoria que ocupa varias posiciones consecutivas, debe ir indicando a la memoria,
una por una, a qu direccin quiere acceder y posteriormente leer o escribir el dato.

En las memorias que admiten el modo burst, el micro slo debe indicar cual es la
primera direccin de memoria y la longitud del bloque que desea leer o escribir.
Posteriormente, en operaciones de escritura, el micro slo enva datos y es la
memoria quien va incrementando su contador de direcciones para que cada dato
que entra se site uno a continuacin del anterior.

En las operaciones de lectura, una vez que se indica la posicin del primer dato y el
nmero de datos que deseamos leer, el micro slo tiene que ir leyendo todos los
datos que la memoria le va depositando en el bus de datos sin tener que ir
indicando en que posicin se encuentra cada uno de ellos. La velocidad se
incrementa considerablemente, sobre todo en las memorias sncronas, en las cuales
este modo de trabajo es el ideal.
Modo Pipeline.
Esta caracterstica suele implementarse slo en las memorias estticas que se
utilizan como cach del microprocesador. En general, las memorias deben terminar
un ciclo de lectura o escritura para poder comenzar el siguiente, pues bien, las
memorias que admiten el modo pipeline pueden ir preparando el siguiente o
siguientes datos antes de que el que est en proceso haya concluido, es similar al
modo pipeline utilizado en el registro de instrucciones del microprocesador.
Las actuales cachs L1 suelen incorporar este modo de funcionamiento, tanto en la
porcin destinada a las instrucciones, como la destinada a los datos,
incrementndose el rendimiento de la misma.
Paridad (parity).
Es un mtodo para verificar la integridad de los datos. Consiste en agregar un bit 1
0 al final de cada byte de datos de modo que la suma sea par. Si al leer un byte
la suma no es par, es porque hubo alguna modifi cacin en sus datos. Este mtodo
slo es til para detectar errores de un solo bit.
No es una caracterstica de un tipo de memoria, sino de un mdulo compuesto por
distintos chips de memoria. Los mdulos de memoria que no implementan la
paridad trabajan directamente con datos de 8, 16 o 32 bits y, por tanto, no se
realiza ningn control del flujo de datos. Los mdulos que implementan la paridad
utilizan un bit ms para forzar la paridad de los datos que entran o salen del
mdulo. La paridad puede ser par o impar:

Paridad PAR: El nmero de 1 en cada dato es un nmero par, por

ejemplo: 010111000 o 111011001. El bit de ms a la izquierda (mayor
peso) se denomina bit de paridad. Para que un tren de datos contenga
paridad par, slo tendremos que incorporar el bit de paridad adecuado, de
forma que a los datos pares se le aadir como bit de paridad un 0 para
no modificarlo y los datos que tengan paridad impar se le aadir como bit
de paridad un 1, de forma que la paridad resultante ser par.

Paridad IMPAR: El nmero de 1 en cada dato es un nmero impar, por

ejemplo: 110111000 o 011011111.

Si un dato (con bit de paridad) con paridad par llega a una memoria configurada
para que todos los datos que reciba sean impares, detectar un error, pero no
podr corregirlo. Igualmente pasar si un dato impar llega a una memoria
preparada para recibir datos con paridad par.
Como conclusin, podemos decir que las memorias sin paridad no detectan fallos
en el flujo de datos y las memorias con paridad s pueden detectar el cambio de un
bit en el flujo de datos, pero no puede saber donde se encuentra el error.

Cdigos de deteccin y correccin de errores ECC.

Los cdigos ECC (Error Correction Code) no slo permiten detectar si se producen
errores en el flujo de datos de una memoria, sino que tambin permiten corregirlos
sin que el sistema se detenga. Por tanto, los sistemas que incorporan memorias
ECC son mucho ms estables, lo que les hace muy atractivos para ser utilizados en
los servidores para redes LAN y WAN.
Es un procedimiento que utiliza un mtodo electrnico de verificacin de paridad
para comprobar la integridad de los datos almacenados en la memoria. Es un
mtodo de deteccin y correccin de errores ms sofisticado que el estndar de
paridad porque permite detectar errores de mltiples bits y puede localizar y
corregir errores de un solo bit.
SPD Serial Presence Detect.
Permite a la BIOS de la placa madre identificar las caractersticas de los mdulos de
memoria y, de esta forma, configurar los parmetros de la memoria para un
funcionamiento ptimo. Consiste en un pequeo integrado de memoria EEPROM
serie que se aade al mdulo de memoria con la informacin de las caractersticas
del mdulo en cuestin. En la actualidad lo implementan muchos fabricantes en sus
memorias SDRAM, DDR y DDR2 SDRAM y RDRAM.

Vista de la memoria EEPROM serie del sistema SPD.