Documentos de Académico
Documentos de Profesional
Documentos de Cultura
SISTEMAS SECUENCIALES
DISEO
I)
II)
ESPECIFICACIONES LITERALES
ELECCIN DEL MTODO DE SNTESIS PARA OBTENER EL DIAGRAMA
DE FLUJO (MEALY, MOORE)
Utilizando Tabla de Fases (TF)
Utilizando Grafo Reducido (GR)
Caracterizacin por niveles
Caracterizacin por flancos (slo Asncronos)
Red de Petri (RdP)
III)
IV)
V)
VI)
VII)
SINTESIS
Z1
PRODUCTO
X2
X1
Z0
X0
Figura 1
Pgina 1
SISTEMAS SECUENCIALES
Nuestro Sistema ser entonces:
X0
X1
Sistema
De Control
Z0
Z1
X2
Pgina 2
SISTEMAS SECUENCIALES
SNTESIS
I. ESPECIFICACIONES LITERALES
El problema a resolver en general est especificado literalmente. Aqu es necesario
definir los vectores de entrada, los de salida y sus correspondencias bsicas, determinado la
naturaleza del Sistema Digital, es decir si se trata de un Sistema Digital Combinacional o un
Sistema Digital Secuencial.
En nuestro problema vemos tres posibles secuencias de vectores de entrada:
Pequeo
Mediano
Grande
Entrada
Salida
Entrada
Salida
Entrada
Salida
000
00
000
00
000
00
100
00
100
00
100
00
000
10
110
00
110
00
010
10
010
01
111
00
000
10
011
01
011
00
001
10
001
01
001
00
000
10
000
01
000
00
Observando las correspondencias entrada-salida vemos que se trata de un Secuencial
ya que un mismo vector de entrada se corresponde con ms de uno de salida.
F1
F2
F3
F4
F5
F6
F7
F8
F9
F10
F11
F12
F13
F14
F15
000
1
11
001
010
011
100
2
2
101
5
5
6
6
7
10
10
11
13
13
15
15
9
9
8
8
2
12
12
14
14
2
Figura 3
110
3
3
111
4
4
Z1Z0
00
XX
XX
XX
XX
XX
XX
XX
XX
01
XX
XX
XX
XX
1X
Pgina 3
SISTEMAS SECUENCIALES
- Se ha indicado con flechas la evolucin las fases del secuencial para el caso que un producto
grande es detectado.
- A fin de lograr un secuencial lo ms simple posible, se han marcado con X los casos para los
cuales no interesan los valores de salida (ya que suponemos que el producto est transitando
por los detectores pticos). Esto nos permitir asignar los valores que resulten convenientes
ms adelante.
- Los cuadros sombreados indican una Fase Estable, los no sombreados una Fase inestable y los
vacos una situacin imposible. Por ejemplo: la F1 es estable para el vector de entrada 000 ya
que mientras permanezca en ese valor, el sistema no cambiar de fase. Si el vector de entrada
cambia a 100, la fase F1 es inestable, el sistema cambia a la F2. El 2 no sombreado en la
columna 100 est indicando dos cosas, que la F1 es inestable para ese vector de entrada y que
el sistema evolucionar hacia la F2 (que es estable para ese vector de entrada).
- En este tipo de descripcin tabular es muy posible definir fases redundantes. Para eliminarlas
se utilizan dos herramientas:
1) Determinacin de fases estables equivalentes
Dos o ms fases son equivalentes si:
- Tienen el mismo vector de entrada
- Generan la misma salida
- Si a partir de las mismas se evoluciona, para los mismos vectores de entrada,
hacia las mismas fases destino originarias.
2) Determinacin de fases estables fusionables
Dos o ms fases son fusionables si:
- No son estables para el mismo vector de entrada.
- Evolucionan hacia las fases estables destino para todos los vectores de
entrada posibles.
Reduccin de la Tabla de Fases
Consiste en determinar las fases equivalente y luego las fusionables
Equivalencias
En la Tabla se observa que las fases F11, F13 y F15 son equivalentes esto es porque tienen el
mismo vector de entrada, generan las mismas salidas y es posible a partir de una sola fase
evolucionar hacia las mismas fases destino. Tambin las fases F12 y F7
F15,F13
F11
donde aparezca un 15 o un 13 colocamos un 11
F12
X2X1X0
F1
F2
F3
F4
F5
F6
F7
F8
F9
F10
F11
F14
000
1
11
F7
001
010
011
100
2
2
101
1
11
10
10
11
11
5
5
6
6
7
9
9
14
14
8
8
2
2
110
3
3
111
4
4
Z1Z0
00
XX
XX
XX
XX
XX
XX
XX
XX
01
1X
XX
Figura 4
UTN FRM TECNICAS DIGITALES I DISEO DE SECUENCIALES
Pgina 4
SISTEMAS SECUENCIALES
Fusiones
Dos o ms fases son fusionables si al juntarlas en una misma fila implican las mismas
fases estables e inestables, No es requisito que las salidas coincidan para la misma fila ya que
pueden asignarse a la fase correspondiente y al vector de entrada. Si como consecuencia de la
fusin, resulta necesario asignar distintos vectores de salida a una misma fila, resultar un
Autmata de Mealy. Por lo mencionado, si es nuestra intencin obtener un Autmata de
Moore, es necesario evitar fusionar las fases que provoquen lo mencionado.
-
X2X1X0
F1
F2
F8
000
1
11
10
001
6
14
9
010
7
7
011
100
5
2
8
2
8
2
Figura 5
101
110
3
3
111
4
Z1Z0
00
1X
01
X2X1X0
E0
E1
E2
000
1
11
10
001
6
14
9
010
7
7
011
100
5
2
8
2
8
2
Figura 6
101
110
3
3
111
4
Z1Z0
00
1X
01
Pgina 5
SISTEMAS SECUENCIALES
Obtencin del diagrama de flujo
000/001/011/110/111
E0
G
010/100
000/001/010/100
E1
000/001/011
P
E2
011
M
100
Figura 7
Pgina 6
SISTEMAS SECUENCIALES
Vamos a nuestro ejemplo. Podemos definir un estado inicial E0 el cual ser receptivo a
algn vector de entrada. Para obtener la receptividad veamos la siguiente tabla que indica la
evolucin de los vectores de entrada para los 3 casos: producto pequeo (P), mediano (M) y
grande (G).
P
100
000
010
000
001
000
M
G
100 100
110 110
010 111
011 011
001 001
000 000
Figura 8
Se observa que el estado inicial E0 tendra que ser receptivo a los vectores de entrada
111 (que implica la deteccin de un producto grande) y a 011 (producto mediano). El vector
que aparezca primero definir el prximo estado. Si no se detecta ninguno de los vectores
mencionados se concluye que se trata de un producto pequeo y el secuencial no cambia de
estado. Lo mencionado da lugar al siguiente diagrama de flujo:
100
E0
100
111
E1
011
E2
Figura 9
Caracterizacin por flancos
Cuando el Secuencial a construir es asncrono, es posible considerar que la receptividad
de un estado es uno cuando se produce un flanco (cambio de nivel) en alguna (slo una)
variable de entrada y las dems (o parte de ellas) se mantienen en niveles determinados. Un
caso particular sera la situacin en la cual no importa el estado de las dems variables de
entrada, basta que cambie de nivel (flanco) una de ellas para que el secuencial deba cambiar
de estado. Otro caso particular sera aquel en el cual el secuencial deba cambiar de estado
ante la ocurrencia de algn vector de entrada determinado sin importar como se lleg a l.
Esto ltimo se parece a la caracterizacin con niveles, efectivamente la caracterizacin por
flancos permite una caracterizacin por niveles cuando no hay flancos a considerar.
Implementar un secuencial asncrono utilizando GR y caracterizacin por flancos, puede
resultar menos complejo que las dems alternativas. Esto es para aquellos casos en los que la
Pgina 7
SISTEMAS SECUENCIALES
receptividad dependa mayoritariamente de los cambios de nivel (flancos) de las variables de
entrada.
Para nuestro ejemplo se observa que no es conveniente la caracterizacin por flancos
ya que las receptividades se activan por vectores. Por ejemplo desde el estado E0 pasa al E1
cuando el vector de entrada es 111, en realidad no importa cmo se lleg a ese vector slo
importa que se produzca para activar la receptividad. Al final del apunte se resuelve el
problema ejemplo lo que permitir comparar los resultados..
T1 = 000
T2 = 010
L1
T4 = 100
T5 =100
T3 = 111
L3
L2
T6 = 100
Figura 10
Se observa que podramos asignar el lugar L0 a algn estado (pequeo, mediano o grande)
bajo la suposicin de que cuando iniciamos el secuencial todava no ha pasado ningn
producto por los sensores. De esta forma, asignando L0 al estado de producto mediano,
obtenemos la RdP siguiente:
Pgina 8
SISTEMAS SECUENCIALES
L0
T1 = 000
T3 = 111
L1
T4 = 100
L3
T6 = 100
Figura 11
Pgina 9
SISTEMAS SECUENCIALES
Secuencial Asncrono - Codificacin
A) Para el diagrama de flujo obtenido por TF
Codificacin asignando m variables internas 2m >= n estados
n=3m=2
Y1
Y0
E0
0
0
E1
0
1
E2
1
1
Esta codificacin no presenta transiciones no adyacentes
Codificacin asignando una variable interna a cada estado
Y2
E0 0
E1 0
E2 1
Y1
0
1
0
Y0
1
0
0
Las transiciones no adyacentes no son crticas para nuestro ejemplo, supongamos una
transicin entre E0 y E1, el vector interno pasara de 001 a 010 por el valor intermedio 011
000. Si pasa por 011 el sistema quedara momentneamente en dos estados a la vez (E0 y E1),
en esta situacin si el vector de entrada pasa a 000, el secuencial permanecer en los dos
estados mencionados. Que el vector de entrada pase a 000 en la situacin mencionada, antes
de que el sistema se acomode en el estado E1 no es posible debido a la velocidad de la cinta
transportadora. Por lo tanto, si bien el secuencial se encontrar en dos estados
simultneamente, ser por un tiempo no significativo y llegar correctamente al estado E1. Las
mismas consideraciones pueden hacerse para todos los casos.
B) Para el diagrama de flujo obtenido por GR (caracterizacin por niveles)
Codificacin asignando m variables internas (2m >= n) para n estados
n=3m=2
Y1
Y0
E0
0
0
E1
0
1
E2
1
0
Codificacin asignando 1 variable interna a cada estado
Y2
E0 0
E1 0
E2 1
Y1
0
1
0
Y0
1
0
0
Pgina 10
SISTEMAS SECUENCIALES
C) Para la RdP
Codificacin asignando m variables internas (2m >= n) para n lugares
n=3m=2
Y1
Y0
L0
0
0
L1
0
1
L3
1
0
Codificacin asignando 1 variable interna a cada estado
Y2
L0 0
L1 0
L3 1
Y1
0
1
0
Y0
1
0
0
Pgina 11
SISTEMAS SECUENCIALES
TVT desde TF
T
X2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Y1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Y0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Figura 12
T+1
Y1
0
0
X
1
0
0
X
1
0
0
X
X
0
1
X
1
0
0
X
0
X
X
X
X
0
0
X
X
0
X
X
X
Y0
0
1
X
1
0
1
X
1
1
1
X
X
0
1
X
1
1
1
X
1
X
X
X
X
0
1
X
X
0
X
X
X
Pgina 12
SISTEMAS SECUENCIALES
TVT desde GR
T
X2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Y1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Y0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Figura 13
T+1
Y1
0
0
1
X
0
0
1
X
0
0
1
X
1
0
0
X
0
0
0
X
0
0
1
X
0
0
1
X
0
1
1
X
Y0
0
1
0
X
0
1
0
X
0
1
0
X
0
1
1
X
0
0
0
X
0
1
0
X
0
1
0
X
1
1
0
X
Pgina 13
SISTEMAS SECUENCIALES
TVT desde RdP
L0
T1 = 000
T3 = 111
L1
L3
T4 = 100
T6 = 100
Figura 14
L0
T1 = 000
T3 = 111
L1
L3
T4 = 100
T6 = 100
Figura 15
L0
T1 = 000
T3 = 111
L1
T4 = 100
L3
T6 = 100
Figura 16
UTN FRM TECNICAS DIGITALES I DISEO DE SECUENCIALES
Pgina 14
SISTEMAS SECUENCIALES
Recordemos que en una RdP los estados del secuencial estn representados por los
sucesivos marcados desde el marcado inicial.
La marca inicial est en el lugar L0, codificado como 00, fig. 14. Las dos transiciones T1 y T3
estn sensibilizadas, supongamos que el evento asociado a la T1 se verifica, entonces el nuevo
marcado es el de la fig. 15. Este disparo de la RdP se indica en la fila sombreada en negro de la
TVT (fig. 17). De esta forma se completa la totalidad de la TVT:
T
X2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Y1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Y0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Figura 17
T+1
Y1
0
0
1
X
0
X
0
X
0
0
1
X
0
0
1
X
0
0
0
X
0
0
0
X
0
0
1
X
1
0
0
X
Y0
1
0
0
X
0
X
0
X
0
1
0
X
0
1
0
X
0
0
0
X
0
1
1
X
0
1
0
X
0
1
0
X
Pgina 15
SISTEMAS SECUENCIALES
V. OBTENCIN DE LAS FUNCIONES LGICAS INTERNAS
En este punto debemos hacer la diferencia de SSA y SSS.
X0
X1
X2
Y0
SC
Y1
Figura 18
Utilizando SR asncronos
Consiste en asignar un biestable SR a cada variable interna. La programacin de las
entradas del biestable se realiza combinado la tabla de verdad del biestable con la TVT. As, las
distintas programaciones de Ri y Si, sern:
Condicin
Mantener un
cero
Poner un cero
Mantener un
uno
Poner un uno
R
X
S
0
1
0
0
X
Pgina 16
SISTEMAS SECUENCIALES
En la fig. 18 aparece la programacin correspondiente a la TVT a partir de la TF, a la que
se agregan las columnas correspondientes a R0, S0, R1 y S1.
Las funciones lgicas son:
R0 =Q5 (0,3,4,6,10,11,12,14,18,20,21,22,23,24,26,27,28,29,30,31)
R1 = S5 (19) + Q5 (0,1,2,4,5,6,8,9,10,11,12,14,16,17,18,20,21,22,23,24,25,26,27,28,29,30,31)
S0 = S5 (8,16) + Q5 (1,2,3,5,6,7,9,10,11,13,14,15,17,18,19,20,21,22,23,25,26,27,29,30,31)
S1 = S5 (14) + Q5 (2,3,6,7,10,11,14,15,18,20,21,22,23,26,27,29,30,31)
Estas funciones pueden implementarse minimizando con el mtodo de multifunciones (SSI), o
bien usando decodificadores o multiplexores (MSI).
T
X2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Y1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Y0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
T+1
Y1
0
0
X
1
0
0
X
1
0
0
X
X
0
1
X
1
0
0
X
0
X
X
X
X
0
0
X
X
0
X
X
X
Y0
0
1
X
1
0
1
X
1
1
1
X
X
0
1
X
1
1
1
X
1
X
X
X
X
0
1
X
X
0
X
X
X
Figura 19
R1
X
X
X
0
X
X
X
0
X
X
X
X
X
0
X
0
X
X
X
1
X
X
X
X
X
X
X
X
X
X
X
X
S1
0
0
X
X
0
0
X
X
0
0
X
X
0
1
X
X
0
0
X
0
X
X
X
X
0
0
X
X
0
X
X
X
R0
X
0
X
0
X
0
X
0
0
0
X
X
X
0
X
0
0
0
X
0
X
X
X
X
X
0
X
X
X
X
X
X
S0
0
X
X
X
0
X
X
X
1
X
X
X
0
X
X
X
1
X
X
X
X
X
X
X
0
X
X
X
0
X
X
X
Pgina 17
SISTEMAS SECUENCIALES
Obsrvese que el combinacional resultar de menor complejidad que en el caso anterior.
El circuito es el siguiente:
X0
X1
X2
S0
SC
Y0
R0
S1
Y1
R1
Figura 20
Consideracin: Cuando se alimenta el circuito, los biestables pueden adoptar cualquier
valor. Es necesario entonces verificar si el secuencial evoluciona correctamente sea cual sea el
estado inicial de los biestables. Si la evolucin no es correcta habr que replantear el
secuencial, o bien agregar entradas de puesta a uno y puesta a cero a cada biestable.
Verifiquemos para nuestro caso:
- Si al alimentar, los biestables adoptan el valor 00, 01 o 11, no hay problema
puesto que son estados posibles y el secuencial evolucionar de acuerdo al
diagrama de flujo de la fig.7.
- Si al alimentar, los biestables adoptan el valor 10, debemos verificar qu
Minterms marcados como X en la TVT han sido considerados como
existentes en la implementacin de la funcin. Si en todos los casos el
secuencial evoluciona como es deseado, el problema est resuelto, sino
debe asignarse un 1 0 a la X para evitar evoluciones no deseadas.
Pgina 18
SISTEMAS SECUENCIALES
R
0
0
1
1
S
0
1
0
1
Qt+1
Qt
1
0
X
Para obtener las funciones lgicas que programan las entradas S0, R0, S1 y R1, se procede
de las misma forma que lo hicimos en los SSA y los biestables SR.
Aplicando estos conceptos, resulta la tabla de la fig. 21, que es igual a la de la fig. 20.
T
X2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Y1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Y0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
T+1
Y1
0
0
X
1
0
0
X
1
0
0
X
X
0
1
X
1
0
0
X
0
X
X
X
X
0
0
X
X
0
X
X
X
Y0
0
1
X
1
0
1
X
1
1
1
X
X
0
1
X
1
1
1
X
1
X
X
X
X
0
1
X
X
0
X
X
X
Figura 21
R1
X
X
X
0
X
X
X
0
X
X
X
X
X
0
X
0
X
X
X
1
X
X
X
X
X
X
X
X
X
X
X
X
S1
0
0
X
X
0
0
X
X
0
0
X
X
0
1
X
X
0
0
X
0
X
X
X
X
0
0
X
X
0
X
X
X
R0
X
0
X
0
X
0
X
0
0
0
X
X
X
0
X
0
0
0
X
0
X
X
X
X
X
0
X
X
X
X
X
X
K0
0
X
X
X
0
X
X
X
1
X
X
X
0
X
X
X
1
X
X
X
X
X
X
X
0
X
X
X
0
X
X
X
Pgina 19
SISTEMAS SECUENCIALES
El circuito es el de la figura 22. Para obtener el combinacional se puede usar SSI para lo cual
minimizamos las funciones por el mtodo de multifunciones, o bien MSI. Observemos que el
circuito posee una entrada de inicializacin I que permite ubicar al secuencial en el estado
inicial, para este caso E0. Aprovechamos para ello la entrada de puesta a cero asncronas de
los biestables.
X0
X1
X2
S0
SC
Y0
R0
R
S1
Y1
R1
R
Ck
Figura 22
VI. OBTENCIN DE LAS FUNCIONES LGICAS DE SALIDA
En las figuras 7, 9 y 11 se observa que a cada estado interno del secuencial corresponde
un vector de salida, por lo tanto se trata de Autmatas de Moore. Para el caso del diagrama de
flujo originado por TF, tenemos las siguientes salidas:
Y1
0
0
1
1
E0
E1
NO ASIGNADO
E2
Y0
0
1
0
1
Z1
1
0
X
0
Z1 = S2 (0) + Q2 (2)
Z0 = S2 (3) + Q2 (2)
Obtenemos
diagrama:
Y0
Z0
X
0
X
1
el
siguiente
Z0
SC
Y1
Z1
Pgina 20
SISTEMAS SECUENCIALES
X2
X2
E0
X2.X1
X0
E1
E2
Pgina 21
SISTEMAS SECUENCIALES
ESTADOS
ANTERIORES
ESTADO
ACTUAL
S
Q
SEALES DE
BORRADO
DESDE
ESTADOS
POSTERIORES
R
SEAL PARA
BORRAR
ESTADOS
ANTERIORES
D
Q
Ck
VARIABLES
DE ENTRADA
ESTADOS ANTERIORES
CAF
ESTADO
BORRAR CELDA
BORRAR
CELDA
ANTERIOR
VARIABLES DE ENTRADA
PUESTA
A CERO
En nuestro ejemplo sern necesarias tres CAFs, una para cada estado inter-conectadas de la
siguiente manera:
Pgina 22
SISTEMAS SECUENCIALES
CAF
0
X2
X1
CAF
1
CAF
2
X0
Las entradas de puesta a cero y puesta a uno de las CAFs (no conectadas en la figura) se
utilizan para asegurar que al iniciar el sistema, slo la CAF0 este en 1. La compuerta AND se
agrega a fin de realizar la receptividad x2.x1 del estado E0.
El circuito obtenido es ms complejo que los que resultan de la caracterizacin de SSA
por niveles, esto es as en este ejemplo porque las caractersticas del problema implican un
modelado ms sencillo si usamos esa caracterizacin.
Pgina 23
SISTEMAS SECUENCIALES
Para evitar las TNAC lo primero que debe hacerse es, en el momento de la codificacin
de los estados internos, evitar las no adyacencias. Por ejemplo, sea el diagrama de flujo
obtenido con GR caracterizado por niveles siguiente:
E0
X=1
X=0
E3
E1
X=1
X=0
E2
Y0 0
Y1
0
E0
1
E1
E2
E3
Se ve que para este caso es posible elegir una codificacin que evite las no adyacencias.
00
10
E3
E1
01
00
E2
Pgina 24
SISTEMAS SECUENCIALES
Se ve que no es posible codificar con dos variables internas y evitar transiciones no
adyacentes, conviene verificar que las transiciones no adyacentes sean crticas. Supongamos
que codificamos como en el caso anterior, es decir:
Y1 Y0
E0
0 0
E1
0 1
E2
1 1
E3
1 0
Se observa en el diagrama que la transicin de E2 (11) a E0 (00) que ocurre cuando el vector de
entrada es 10, no es adyacente, ser crtica?. Cuando las variables internas pasan de 11 a 00,
pueden adoptar valores intermedios 10 00. Si pasan primero por 10 el secuencial pasa al
estado E3 el cual para el vector de entrada 10 es estable, es decir: el secuencial se quedar en
E3 y no llegar a E0 que es el estado deseado. Por lo tanto la transicin no adyacente es crtica.
En esta situacin se pueden plantear cuatro alternativas:
1) Cambiar las codificaciones y analizar las no
0 0
01
11
10
adyacencias para cada caso. Si en alguno y1y0
no es crtica el problema est resuelto.
y2
2) Agregar variables internas y nuevos
0
E0
E1
E2
E3
estados de forma tal que la transicin de E2
a E0 se realice por estados adyacentes. Por
ejemplo, si agregamos una variable interna
1
E2
E2
E2
sera posible realizar una codificacin como
la siguiente:
Se ve que la transicin TNAC de E2 a E0 se realiza a travs de los estados E2, E2 y E2
que son adyacentes entre s, resultando el siguiente diagrama de flujo modificado:
E0
11
10
E2```
00
E3
10
E1
01
00
E2
E2``
10
E2`
10
Se ha salvado la TNAC pero se han agregado estados: el secuencial es ms complejo.
3) Realizar el diseo con GR caracterizado por flancos
4) Realizar el diseo con SSS.
Pgina 25