Tema10 SistemSecuencial PDF

TEMA 10.
CIRCUITOS
SECUENCIALES
http://www.tech-faq.com/wp-content/uploads/images/integrated-circuit-layout.jpg
IEEE 125 Aniversary: http://www.flickr.com/photos/ieee125/with/2809342254/
Ral Rengel Estvez: raulr@usal.es

Mara Jess Martn Martnez : mjmm@usal.es
TEMA 10. CIRCUITOS

SECUENCIALES
- Introduccin
- Elementos de memoria : biestables, latches
- Registros de desplazamiento estticos
- Circuitos secuenciales sncronos
- Circuitos secuenciales asncronos

TEMA 10. CIRCUITOS SECUENCIALES

INTRODUCCIN
Sistemas combinacionales: la salida depende solamente de lo que
haya en las entradas en ese instante
Sistemas secuenciales:
La salida depende de los valores de las entradas en ese instante y
tambin de los valores que tuvieron en los instantes anteriores
Circuitos que recuerdan o tienen memoria de las situaciones de inters
por las que ha pasado el sistema a las situaciones se denominan estados
Variables de estado: en cada caso concreto definen los estados a
recordar
Ejemplo: Circuito de una nica entrada y una nica salida y que

proporciona salida 1 cuando aparece en la entrada dos 1 consecutivos

INTRODUCCIN
La forma de operar de un sistema secuencial
Operacin secuencial del sistema: dado un estado y una entrada el
sistema produce una salida y el estado siguiente
Estado
anterior
Entrada
xni
Salida
zni
Estado
siguiente
+1

D. Pardo, et al. 2006
Se describe mediante un diagrama de estados (Secuencia de grafos) por

los que pasa el circuito como consecuencia de las sucesivas entradas y las
salidas que produce
Ejemplos:
ASCENSOR
BOLIGRAFO
ENTRADAS
SALIDAS
ESTADOS
INTERNOS
entre dos pisos
Pulsar
No Pulsar
Llamada desde el bajo

Llamada desde el primero
Sale Punta
Entra Punta
No Se Mueve Punta.
Motor en marcha:
Sube o baja
Motor parado
Punta Dentro
Punta Fuera.
Ascensor piso bajo

Ascensor piso 1


INTRODUCCIN
Hablamos de estado siguiente y anterior: Secuencia temporal
Clasificacin de sistemas secuenciales: definicin de secuencia
Sistemas sncronos:
Slo se observa el sistema durante el pulso de reloj
marcapasos
El reloj establece cuando se modifica el estado (no la salida:
sistemas Mealy).
Sistemas asncronos:
El sistema es permanentemente activo
Un cambio en alguna de las entradas del sistema: induce un
transitorio que evoluciona hasta
el siguiente estado

ESTRUCTURA GENERAL DE UN SISTEMA SECUENCIAL SNCRONO
Variables
de entrada
xi
Variables
de estado
yi
Sistema
Combinacional
Reloj
Memoria
Variables
de salida
zi
Variables
de excitacin
Yi
Dos bloques bsicos: en coincidencia con el pulso de reloj

Un bloque combinacional que :
Lee las variables de entrada y de estado.
Genera las funciones booleanas de salida y de excitacin.
Un bloque de memoria que:
recuerda la evolucin del sistema
configura el estado anterior
El nuevo estado se generar y ser ledo con el nuevo pulso de reloj

ELEMENTOS DE MEMORIA: FLIP-FLOP o BIESTABLE
BIESTABLE: circuito secuencial que se caracteriza por:
Tener dos estados estables: almacena permanentemente un bit 0 y 1:
Estado: contenido de la memoria
Se mantiene indefinidamente
en uno de los estados posibles
Reloj
Variables
de estado
yi
Variables
de excitacin
Memoria
Yi
Entradas o seales externas de excitacin hacen que el BIESTABLE

cambie de estado.
NOTA: La funci
funcin de excitaci
excitacin es caracter
caracterstica de cada tipo de biestable (D, T, RS o JK).
JK).
Tienen dos salidas:

Q y Q : son las variables de estado (definen los estados internos)
Las salidas dependen de las entradas (vars de excitacin) y del estado anterior

ELEMENTOS DE MEMORIA
Flip-flop RS (implementacin NOR)
Q = R Q'
Q' = S Q
Q
http://www.profesormolina.com.ar/electronica/componentes/int/biest.htm
Una de las dos entradas a 0, salidas complementarias.

Una entrada a 1 determina el valor de la salida.
Tabla de estados
Tabla de estados (combinacional

(combinacional))
0
1
1
1
0
1
Q
0
1
1
0
0
Q
1
0
0
1
0
se conserva el estado
viola complementariedad


Flip-flop RS (implementacin NOR) :tabla caracterstica
transiciones entre estados
Partimos de Qn=0 e introducimos R=S=0: estado de memoria
Tabla caracterstica
Q
Partimos de Qn=0 e introducimos R=0, S=1: SET
Qn + 1
Qn
MEM
0
1
1
1
0
1
1
0
?
SET
RESET
Q


J
Flip-flop JK
Qn
Qn +1
No cambio
0
0
0
0
0
1
0
1
0
0
1
1
0
1
0
0
Reset
1
1
0
0
0
1
1
1
Set
1
1
1
1
0
1
1
0
Basculacin
Tabla de Excitacin
Tabla caracterstica del

flip-flop J-K
Qn
J K
Qn+1
Qn + 1
Qn
Qn

10

Flip-flop JK master-slave: flip-flop activado por flancos de la seal
del reloj
Q'
Reloj
Diagrama l
lgico del flipflip-flop J-K
Bloquea el cambio en la salida hasta que no acaba el pulso de reloj.

11

Q
Flip-flop T (K = J)
T
K
Q
CP
Qn+1
0
1
Tabla de verdad
Func.
Func. log
0
1
Qn
Qn
Tabla caracter
caracterstica
Si mantenemos J=K=T=1, la salida oscila Aplicaciones:

Divisor de frecuencia por 2
Contadores
12

Q
J
D
Flip-flop D (D=J= K )
Q
CP
Tabla de verdad
Func.
Func. log
Qn+1
Tabla caracter
caracterstica
La salida en el estado siguiente sigue a la entrada (til para

almacenar un nico bit de datos)
Aplicacin: registros de desplazamiento

13

REGISTROS DE DESPLAZAMIENTO
Registro de desplazamiento con carga serie
Salida de datos serie o paralelo
Salidas paralelo
Entrada serie
D
CP
Pulsos de
desplazamiento
Q
D
CP
Salida
serie
CP

14

REGISTROS DE DESPLAZAMIENTO
Registro de desplazamiento con carga en paralelo y salida serie
Desplaza/Carga
Q2
Q1
D1
D2
CP
Q0
D0
CP
CP
Pulsos de reloj
Entradas en paralelo

15

SNTESIS DE SISTEMAS SECUENCIALES SNCRONOS
Analizar el enunciado con el fin de determinar el nmero de entradas y
el de salidas
Obtencin del diagrama de estados
Asignacin secundaria: asignar un nmero binario a cada estado
Programacin de los flip-flops: obtencin de las variables de excitacin
de los biestables para que dado un estado y unos valores de las entradas,
se obtenga el estado siguiente
Ecuaciones de las redes de control: por mtodos puramente
combinacionales y a partir de las matrices de control, se obtienen las
ecuaciones correspondientes
Sntesis de las redes combinacionales de control
Sntesis de la red de salida
Veamos un ejemplo:
Disear un circuito secuencial sncrono que presente un valor uno en su
salida cada vez que el nmero de unos, coincidentes con el pulso de reloj,
contenidos en una secuencia de 3 bits, sea impar
16

ANLISIS DE CIRCUITOS SECUENCIALES SNCRONOS
Consiste en el proceso inverso de la sntesis
Procedimiento general:
Escribir las ecuaciones de excitacin de los flip-flops
Construir las matrices de programacin a partir de las ecuaciones
anteriores
Construir las matrices de estado, empleando la tabla caracterstica de
los flip-flop y las matrices de programacin obtenidas previamente
Construir el diagrama de estados a partir de la matriz de estados y la
de salida
Asignacin secundaria y reduccin de estados, si ha lugar
Trascripcin literal de la operacin del circuito

17

ANLISIS DE CIRCUITOS SECUENCIALES SNCRONOS
Ejemplo
CP
Salida, z
Circuito
CP
C
B
Entrada, w
z
w
CPQ
Ecuaciones de excitacin
Matrices de programacin
B
B
CPQ
Matrices de estado
Matrices de salida
Diagrama de estados
Asignacin secundaria
A
w
B
CPQ
Trascripcin literal

18

SISTEMAS SECUENCIALES ASNCRONOS
Son aquellos que NO se encuentran pilotados por un pulso de reloj

Alta velocidad de respuesta
Dos tipos:
Sistemas de modo de nivel: cambio en una de las entradas
Sistemas de modo de pulso: doble cambio en una entrada a pulso

19

SISTEMAS SECUENCIALES ASNCRONOS: Modo de PULSO
Se disean con elementos de memoria sin reloj (latches)
Variables
de entrada
xi
Variables
de estado
yi
Sistema
Combinacional
Reloj
Memoria
Variables
de salida
zi
Variables
de excitacin
Yi

20

RESTRICCIONES
NO pulsos simultneos en dos o ms entradas (n

entradas, n+1 posibles condiciones de entrada)
Transiciones de los elementos de memoria iniciadas por
los pulsos de entrada
Las variables de entrada slo se utilizan en la forma no
complementada o complementada, pero no en ambas

21

Veamos un ejemplo
z
x1
x2
Matrices de estado
Diagrama de estados
Trascripcin literal

22

SISTEMAS SECUENCIALES ASNCRONOS (Modo de PULSO): SINTESIS
No existe seal de reloj
El disparo del circuito se realiza con pulsos en las entradas
Obtencin del diagrama de estados
Asignacin de estados
Matrices de estado
Matrices de programacin y de salida
Ecuaciones de programacin y de salida
Dibujar el circuito
Veamos un ejemplo:
Disear un circuito de modo de pulso con dos lneas de entrada x1 y x2
y una lnea de salida z. El circuito debe producir un pulso en la salida
que coincida con el ltimo pulso de entrada de la secuencia x1-x2-x2.
Ninguna otra secuencia de entrada debe producir un pulso de salida
(circuito detector de secuencia)
23

SISTEMAS SECUENCIALES ASNCRONOS: Modo de NIVEL
El cambio de nivel de una entrada provoca el posible cambio de
la salida y el estado
No son necesarios elementos de memoria
Circuito combinacional realimentado
Variables
de entrada
xi
Sistema
Combinacional
Variables
de
estado ys
Variables
de
salida zj
Variables
de
excitacin Yr
Retardo t

24

SISTEMAS SECUENCIALES ASNCRONOS (Modo de NIVEL): ANALISIS
Ecuaciones combinacionales
Matriz de excitacin
x1
Matriz de transicin
Matriz de flujo
Matriz de salida
x2
Descripcin literal

25

SISTEMAS SECUENCIALES ASNCRONOS (Modo de NIVEL): ANALISIS
Ejemplo: flip-flop RS asncrono implementacin NAND
x
00
01
11
10
00
11
11
11
11
X = y+S
01
11
11
01
01
Y = x +R
11
11
10
00
01
10
11
10
10
11
S
y
x
R
XY
S
S
x
y
x
00
01
11
10
01
00
11
10
00
00
3,4
01
01
11
11
3,4
10
10

26

SISTEMAS SECUENCIALES ASNCRONOS (Modo de NIVEL): SNTESIS
Veamos un ejemplo:
Dadas dos seales A y B (entradas), disear una red que suministre
una salida z = 1 cuando ambas entradas son 1, pero slo si, partiendo
de entradas A=B=0, A fue 1 antes que B. Si la salida es 1 se mantiene
hasta que B sea 0. Suponemos que las entradas no cambian a la vez
Tabla de flujo primitiva

Reduccin de la tabla primitiva a
Tabla de flujo reducida
Matriz de excitacin
Matriz de salida
Implementacin
27
TEMA 10. Problemas de

CIRCUITOS SECUENCIALES

28

PROBLEMAS CIRC. SEC. SNCRONOS. PROB. 1
B
A
A
J
CP
K CP
B
C
CP
CP

Matrices de estado
Matrices de salida
Diagrama de estados
Trascripcin literal
29

Q
x
D
Q
CP
A
z
y
x
y
CP
CPQ
Matrices de estado
Matrices de salida
Diagrama de estados
Trascripcin literal

30

x
J
y2
CP
y1
Matrices de estado
Matrices de salida
Diagrama de estados
y2
K CPQ
y1
Trascripcin literal
CP

31

0/0
AB
00
x/z
CP
1/0
0/0
01
0/0
A
1/0
0/0
10
1/0
11
1/1

32

00/ 0
ab/z
11/ 0
00/1
11/ 1
CP
A
11/1
1
01/ 0
01/ 0
01/ 0
10/ 0
b
Estado A
10/ 1
C
10/1
11/ 0
10/ 0
00/ 1
01/ 0
00/ 0

33

PROBLEMAS CIRC. SEC. ASNCRONOS MODO DE NIVEL
Se desea automatizar la barrera de un cruce a nivel entre una carretera

y una va frrea con una sola va. Para ello se colocan en la va dos
conmutadores, uno a cada lado del cruce, separados por una distancia
mayor que la longitud de cualquier tren y que estn activados mientras
est pasando el tren por ellos. Disear un circuito secuencial asncrono
de modo de nivel para el control de la barrera, de manera que sta baje
cuando el tren se acerca al cruce y suba cuando el tren se aleje. Entre
los dos conmutadores nunca estn dos trenes; es decir, nunca dos
trenes circulan suficientemente juntos.

34
Agradecimientos
Daniel Pardo Collantes, rea de Electrnica, Departamento de Fsica Aplicada.
Universidad de Salamanca.
Referencias
Pardo Collantes, Daniel; Bailn Vega, Lus A., Fundamentos de Electrnica
Digital.Universidad de Salamanca. Ediciones Universidad de Salamanca. 2006.

http://www.profesormolina.com.ar/electronica/componentes/int/sist_digit/image018.jpg
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35

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TEMA 10. CIRCUITOS

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TEMA 10. CIRCUITOS SECUENCIALES

Ejemplo: Circuito de una nica entrada y una nica salida y que

TEMA 10. CIRCUITOS SECUENCIALES

Se describe mediante un diagrama de estados (Secuencia de grafos) por

entre dos pisos

Llamada desde el bajo

Ascensor piso bajo

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TEMA 10. CIRCUITOS SECUENCIALES

Dos bloques bsicos: en coincidencia con el pulso de reloj

TEMA 10. CIRCUITOS SECUENCIALES

Entradas o seales externas de excitacin hacen que el BIESTABLE

Tienen dos salidas:

TEMA 10. CIRCUITOS SECUENCIALES

Una de las dos entradas a 0, salidas complementarias.

Tabla de estados (combinacional

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Partimos de Qn=0 e introducimos R=0, S=1: SET

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Tabla caracterstica del

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Bloquea el cambio en la salida hasta que no acaba el pulso de reloj.

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Si mantenemos J=K=T=1, la salida oscila Aplicaciones:

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D. Pardo, et al. 2006

La salida en el estado siguiente sigue a la entrada (til para

Aplicacin: registros de desplazamiento

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Son aquellos que NO se encuentran pilotados por un pulso de reloj

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Se disean con elementos de memoria sin reloj (latches)

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NO pulsos simultneos en dos o ms entradas (n

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