Preguntas final:

Sumadores paralelo: ripple adder, carry look ahead . Descripcin y comparacin

de performance
Que se entiende por CSA,carry save adder. Como se construye y que funcin
realiza ; beneficio que aporta su empleo para la suma de tres o ms operandos
Jerarqua de memoria . Concepto de localidad de las referencias . Objetivos de
costo y performance de una jerarqua. Descripcin somera de los niveles que la
componen y como se maneja la interface entre los diversos niveles.
Formas de organizar la cach , anlisis comparativo de costo y performance .
Analice alternativas para mejorar el miss rate , remarcando de existir aspectos
negativos
bloques ms grandes
prefetching por sw, necesidad de cache lockup -free
aumento de asociatividad
aumento del tamao
Pipeline de instrucciones . Objetivos . Requerimientos bsicos de
implementacin. Performance ideal. Realice una descripcin de los diversos
hazards. En particular describa las distintas estrategias que conoce para
entender con los conflictos del tipo RAW, tanto estticas por sw como dinmicas
por hw. Que ventajas tendr el Dynamic Scheduling frente a Static Scheduling.
Control. Anlisis comparativo entre control cableado y micro programado.
Describa los campos bsicos que componen una micro instruccin . Alternativas
para reducir tamao de la memoria de control, tanto horizontal como vertical.
Emulacin : concepto y utilidad.
Descripcin de funcin lgica de half adder y full adder. Configuracin ripple. Qu
es operacin sincrnica y cmo determina el tiempo de la suma. Conceptos de
carry generado y carry propagado. Carry look ahead, ventaja frente a sumador
ripple. Descripcin de CSA y utilidad en circuito multiplicador.
Concepto de jerarqua de memoria. Anlisis de los niveles que la componen,
tecnologa utilizada y tiempos de acceso. Localidad en las referencias,
importancia de estas en el desempeo dentro de la jerarqua. Utilidad de la
cache, conceptos de miss y hit. Clasificacin de los miss (CCC). Organizacin de
la cach, comparacin entre ellas. Objetivos de cache multinivel. Utilidad de
cach no bloqueante.
Concepto general de pipeline. Latencia vs throughput. reas de aplicacin
(datos, instrucciones). Requerimientos bsicos para implementacin de un
pipeline en un CPU. Ejemplificacin con arquitectura DLX. Performance ideal.
Descripcin de los hazards que afectan la performance. Concepto de stall.
Soluciones de hazard estructurales para unidades funcionales. Forwarding,
requisitos, utilidad.
Descripcin de la clasificacin de Flynn (incluida la extensin vista en clase
motivada en la evolucin tecnologa de redes y procesamiento?).Descripcin de
diversas formas de interconectar CPU y memoria en arquitecturas MIMD.
Configuracin ripple. Esquema. Tiempo de la operacin en forma sincrnica Carry
look ahead. Concepto, hacer el reemplazo recursivo. Tiempo de ejecucin segun
el nivel de compuertas.
Uso de pequeos ripple para generar otros sumadores. Carry skip adder,
concepto, esquema. Carry
select adder,concepto esquema.

Concepto de jerarqua de memoria. Anlisis de los niveles que la componen,

tecnologa utilizada y
tiempos de acceso. Localidad en las referencias,
importancia de estas en el desempeo dentro de la
jerarqua. Utilidad de la
cache, conceptos de miss y hit. Clasificacin de los miss (CCC). Organizacin de la
cache, comparacin entre ellas.
Polticas de escritura en cache. Situaciones ante un write miss (lo de writeback/allocated y write through/no allocated). Como se relacionan estas y porque.
Concepto general de pipeline. Latencia vs throughput. Requerimientos bsicos
para implementacin de un pipeline en un CPU. Ejemplificacin con arquitectura
DLX.
Performance ideal. Descripcin de los hazards que afectan la performance.
Concepto de stall. Soluciones de hazard estructurales para unidades funcionales.
Que entiende por Static Scheduling? Concepto, utilidad. Forwarding, requisitos,

utilidad.
Memoria Virtual. Concepto. Requerimientos de arquitectura para el page fault.
Clasificacin de las implementaciones de memoria virtual y una comparacin
entre ellas. Que entiende por Translation Lookaside Buffer, utilidad.
Consideraciones sobre el tamao de la tabla de pginas y su contiguidad,
alternativas.
Circuito multiplicador. Explicar cmo opera. Analizar mtodos para mejorar la
velocidad de la multiplicacin
1. Recodificacin de bits del multiplicador
2. Utilizacin de CSA's para agilizar el producto.
Explicar qu modificaciones deben hacerse para usar operandos en 2
complemento. Qu ocurre si el
multiplicador o el multiplicando son negativos.
Recodificacin de Booth.
Jerarqua de memoria. Explicar en qu consiste cada nivel. Localidad de
referencias y qu niveles se sustentan en el. Organizacin de la memoria cach,
explicar y comparar las tres opciones vistas. Detallar la clasificacin de misses.
Especifique y analice ventajas para minimizar
1. Miss de conflicto
2. Miss penalty
3. Hit time
Si alguna de las soluciones propuestas presenta alguna desventaja,especificar
cul sera y sugerir
formas de mitigar esta problemtica.
Definicin de pipeline en general. De qu modo la estructuracin en pipeline
afecta a la latencia y por qu. Ejemplificar usando DLX.
Especificar y analizar los diferentes hazards. RaW. Dar alternativas para evitar
este conflicto Static
Scheduling (de software), Dynamic Scheduling y Forwarding (de
hardware).
Control cableado vs control micro programado. Dar una implementacin de
control cableado, esquematizar. Cmo puede minimizarse el tamao de la
memoria de control tanto verticalmente como horizontalmente. Qu se entiende
por emulacin y qu ventajas presenta.
hw bsico circuito multiplicacin. Explique como opera. Analizar alternativas para
acelerar el proceso de multiplicacin.
Recodificar mas de un bit del multiplicador
emplear CSA con uno y varios niveles.Como se modifica el proceso usando 2
complemento.
Jerarqua de memoria. Tecnologas. Localidad de referencias. Relacin.
Organizacin de cache. 3C's, alternativas de reduccin. cache virtual reduce el
hit time, explicar. Problema de alias y ambigedad. Index virtual, tag fsico cual
problema resuelven.
Pipe gral. Objetivos. Latencia. Requerimientos basicos. Ej. con DLX. Hazards.
Concepto de stall. Como entender con los RAW: Dynamic Scheduling y
Forwarding. Beneficios.
Memoria virtual, definicin, ventajas, organizacin
(paginado,segmentado,segmentado paginado).Como se obtiene la direccin
fsica a partir del n de pagina. TLB (todo). Importancia
Esquema del circuito multiplicacin enteros no signados. Sobre el mismo detallar
el proceso de la multiplicacin. Recodificacin de ms de un bit, qu propone y
sus beneficios. Recodificacin de Booth, en qu consiste y como queda
solucionado
el problema para Y<0. Utilizacin de CSA's para agilizar el producto, en qu
consiste y cmo se
construye. Explicar qu modificaciones deben hacerse para
usar operandos en 2 complemento en
caso en que el multiplicador y / o
multiplicando sean negativos.
Definicin de pipeline. Requisitos para estructurar el CPU en pipe y ejemplificar a
partir del procesador DLX. Por qu agregar ms etapas puede resultar
beneficioso
pero tambin perjudicar la performance. Qu son los ciclos stall y por qu
afectan a la performance
del pipe. Explicar en qu consisten y cules son los
beneficios de las alternativas del hw para
solucionar los conflictos WAR:
Forwarding y Dynamic Scheduling.

Memoria cach en la jerarqua de memoria. Objetivos. Tecnologa. Organizacin

de la cach, anlisis comparativo. Polticas de escritura: Write Through, Write
Back. Cmo se solucionan los write miss y cmo se combinan con las polticas de
escritura. En qu consiste la cache multinivel y la cache no bloqueante (o lock up
free cache), objetivos. Cmo surge la necesidad de utilizar cach no bloqueante
para el Prefetching.
Memoria Virtual. Concepto. Ventajas. Requerimiento a nivel de arquitectura.
Descripcin y comparacin de las formas de implementacin de la memoria
virtual: Sistema Paginado, Sistema Segmentado, Sistemas Segmentado
Paginado. Utilidad del TLB, en qu consiste, implementacin.
Describa proceso de divisin de enteros signados sin restoring y describa las
acciones referidas al ltimo paso. Demuestre la validez de sumar el divisor al
dividendo parcial si fuese negativo para obtener el resto. Explique los pasos que
se siguen en la divisin SRT base 2, y justifique la accin que se sigue cuando se
arriba a un ltimo dividendo negativo. Compare dicha accin con lo realizado en
las mismas circunstancias trabajando con el mtodo de divisin sin restoring.
Memoria Cach. Importancia de la memoria cach en la jerarqua de memoria.
Concepto de hit y miss ratio. Tipificacin de los miss. Anlisis comparativo de las
diversas formas de organizacin. Explique las siguientes alternativas en cuanto a
qu aspecto tendrn incidencia positiva. De acarrear aspectos negativos, cules
seran, y, en tal caso, cmo se pueden superar:
Cach de mayor capacidad.
Organizacin con mayor asociatividad.
Cach virtuales. Cach con Index Virtual y Tag Fsico.
Cach no bloqueante.
Pipeline. Qu es un pipeline de instrucciones. Objetivos que persigue. Porqu es
imposible, a pesar de tener una performance ideal de CPI=1, tener una ganancia
de velocidad igual al nmero de etapas del pipe. Nombre y explique los tipos de
hazards. Explicar qu es pipeline interlock, la solucin de mnima. Compare la
conveniencia de las soluciones al conflicto estructural:
Multiplicar el hardware.
Estructurar la unidad funcional en pipe.
El uso de D-virtuales.
Memoria Virtual. Qu es memoria virtual. Qu beneficios trae. Requerimiento a
nivel de arquitectura para soportar memoria virtual. Cmo es el formato de
instruccin para el sistema paginado. Al ir a la tabla de pginas, qu campos se
encuentran all. Qu es un TLB, para qu sirve. Hablar de TLB estructurado en
niveles y de super pginas. Problemas de continuidad y tamao a nivel de tabla
de pginas, soluciones
Describa que son circuitos combinatorios y circuitos secuenciales.
Pipeline
Describa el procesamiento de instrucciones en el pipeline
Describa la clasificacin de procesamiento paralelo
Presente los conceptos de arquitectura RISC.
Memoria
Como es la jerarqua de memoria en una arquitectura
Relacin Precio-Tamao-Velocidad
Como trabaja la memoria asociativa
Como trabaja la memoria entrelazada y cual es la ganancia en tiempo de
acceso que ofrecen. (INTERLEAVING).