PRCTICA 5: SUMADOR COMBINACIONAL DE 3 BITS CON QUARTUS II

OBJETIVOS
El objetivo de esta prctica es el diseo e implantacin de un sumador combinacional de 3
bits empleando tres sumadores de 1 bit con acarreo (ver Figura 1), formados nicamente con
puertas lgicas.
Al finalizar la prctica el alumno ha de ser capaz de:
Disear circuitos combinacionales,
Dividir un diseo complejo en bloques ms pequeos,
Reutilizar componentes de otros diseos.

MATERIAL
Ordenador personal con Quartus II,
Tarjeta de desarrollo de lgica programable DE1 de Altera.

DURACIN
1 sesin.

TRABAJO PREVIO
Leer el enunciado de la prctica y realizar el diseo de un sumador combinacional de un bit.

INTRODUCCIN

Figura 1. Esquema del sumador de 3 bits.

El circuito se disear mediante el programa Quartus II de Altera y se implementar en la

tarjeta de desarrollo de lgica programable.

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Prctica 5

Antes de comenzar a trabajar, crear el directorio de trabajo para la prctica de esta sesin.

CARACTERSTICAS DEL CIRCUITO

El circuito tiene siete entradas:
Tres bits correspondientes al primer nmero (A2, A1 y A0),
Tres bits correspondientes al segundo nmero (B2, B1 y B0), y
Un bit correspondiente al acarreo de entrada (C0).
Y cuatro salidas:
Tres bits correspondientes a la suma (S2, S1 y S0), y
Un bit correspondiente al acarreo final (C3).
Como entradas se utilizarn los interruptores de la tarjeta de desarrollo de lgica programable
del laboratorio y como salida se utilizarn los LEDs.

DESARROLLO PRCTICO
DISEO

Realice los siguientes pasos de diseo:

la tabla de verdad de un sumador de 1 bit,
la simplificacin lgica,
el diseo de un circuito sumador de 1 bit utilizando solamente puertas lgicas, y
el diseo de un circuito sumador de 3 bits utilizando solamente sumadores de 1 bit.
Qu valor debe tener la entrada C0 del sumador de 3 bits, para que funcione correctamente?
ESQUEMA

Dibuje el esquema del sumador de 1 bit en una ventana de diseo de Quartus II y gurdelo
con el nombre Sum1bit.bdf. A continuacin, dibuje el esquema de la Figura 1, gurdelo
con el nombre Sumador.bdf y declrelo como proyecto.
Asigne las patillas de la FPGA indicadas en la Tabla 1 a las entradas y salidas del circuito.
Consulte para ello el manual de usuario de la tarjeta de lgica programable (Altera DE1
Board).1

Disponible en la direccin http://www.iit.upcomillas.es/carlosrg/Docencia/LED/DE1_UserManual_v1018.pdf

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Prctica 5

Seal
Tipo Patilla FPGA Componente
A2 Entrada
SW[9]
A1 Entrada
SW[8]
A0 Entrada
SW[7]
B2 Entrada
SW[2]
B1 Entrada
SW[1]
B0 Entrada
SW[0]
C3
Salida
LEDG[3]
S2
Salida
LEDG[2]
S1
Salida
LEDG[1]
S0
Salida
LEDG[0]
Tabla 1. Asignacin de patillas de la FPGA a las seales del circuito.

Compile el circuito para el dispositivo EP2C20F484C7 de la familia Cyclone II.

Realice la simulacin del circuito comprobando las operaciones. Muestre al profesor los
resultados de la simulacin.
CONFIGURACIN
Configure la FPGA y compruebe el correcto funcionamiento con la tarjeta del laboratorio
realizando diferentes operaciones.
Ensee al profesor dicho funcionamiento.
EJERCICIO OPCIONAL (I)
En lugar de mostrar el resultado en cuatro LED de la tarjeta del laboratorio, utilizar el bloque
Bina7Seg.bdf, realizado en las prcticas anteriores, para mostrar el resultado de la suma
en un display de siete segmentos.
Para realizar este ejercicio opcional es necesario copiar el archivo Bina7Seg.bdf a la
carpeta de trabajo de la prctica de hoy, generar el smbolo e insertarlo en el esquema.
Utilizar la asignacin de componentes de la Tabla 2 para las nuevas seales de salida. Busque
los nmeros de patillas en el manual de usuario de la tarjeta.
Seal Tipo Patilla FPGA Componente
a
Salida
HEX0[0]
b
Salida
HEX0[1]
c
Salida
HEX0[2]
d
Salida
HEX0[3]
e
Salida
HEX0[4]
f
Salida
HEX0[5]
g
Salida
HEX0[6]
Tabla 2. Asignacin de patillas de la FPGA a las seales del display de siete segmentos.

EJERCICIO OPCIONAL (II)

A partir del sumador diseado anteriormente, implantar un sumador / restador de nmeros de
tres bits. Mediante el interruptor SW5 se indicar la operacin a realizar (suma/resta).