MICROELECTRNICA

LABORATORIO N 1

INDICACIONES PARA LOS LAYOUTS:

- El rea debe aproximarse a un cuadrado.
- Agrupar todos los transistores tipo P en un slo N-WELL.
- Usar la capa de polisilicio (rojo) para formar transistores o slo para
conexiones muy cortas.
- Usar metal 1, metal 2, para las conexiones.
-Verificar el DRC desde el inicio y mantener dimensiones mnimas.
- Realizar la simulacin con seales que sean menor que la MITAD de
la frecuencia mxima de operacin (la inversa del retardo mximo).
-Unir con capa de metal la entrada o salida del mismo nombre para
sea un solo pin I/O.
IMPORTANTE: Los Informes deben enviarse por e-mail el da anterior
para proceder a su revisin en Laboratorio.

EL LABORATORIO ES INDIVIDUAL
INFORME PREVIO
Resolver las preguntas planteadas (1-4) y que sern REVISADAS junto con el Informe Final.
Enviar simultneamente (ralarcon@uni.edu.pe, ramatutti@gmail.com, poner en el
ASUNTO: EE425M) el Informe Previo en formato Word, NO es necesario imprimir,
mximo 20 hojas y adjuntar los archivos MSK.
1) Presentar en laboratorio el LAYOUT realizado del inversor (inv.msk). Considerar para
el layout el esquema de la Fig. A y la Fig. B del diagrama de barras (STICK). Tratar de
conseguir un layout de dimensiones mnimas.
2) (*) Para el LAYOUT del inversor , hallar las dimensiones (W/L) de los transistores,
la frecuencia MXIMA de operacin y dar respuesta escrita a todas las interrogantes de
la gua que estn arriba planteadas. En laboratorio se pide responder dichas preguntas.
3) (*) Para el LAYOUT del inversor, extraer la descripcin CIR (Spice) y la descripcin
CIF (Caltech Intermediate Form) del inversor. En cada caso, establecer las reglas
principales de sintaxis y describir sus contenidos. Buscar en Internet la informacin
necesaria.
4) Para circuitos digitales CMOS mostrados en las Figuras 1, 2,3. Analizar y determinar la
funcin lgica de salida de los circuitos. Presentar el LAYOUT (manual) como mnimo
de DOS de ellos y corroborar su funcin lgica mediante simulacin.
Medir el REA del layout y hallar la frecuencia MXIMA de operacin.

INFORME FINAL
Se revisara en computador cada LAYOUT realizado por el alumno junto con el Informe Final
impreso (mostrando los Layout realizados), mximo 10 hojas.
Usar CMOS 0.25 micras CMOS 0.12 micras. Fuente de tensin: 5V 2.5V.

IMPORTANTE:
El Informe Final impreso debe ser entregado al INICIO del laboratorio para proceder a su
revisin. Esta prohibido copiar las respuestas y/o los Layout.
(*) Se pide que el alumno demuestre en computador las preguntas 2 y 3 del Informe Previo.

GND

Out
In

V DD

FIG. B DIAGRAMA DE BARRAS (STICK)

FIG. A LAYOUT DEL INVERSOR CMOS

In2
/S

In1

VDD

GND

In1

In2

CIRCUITO y su LAYOUT SUGERIDO

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FIG. 1

FIG. 2

FIG. 3
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