Diseo Lgico I

Facultad de Ciencias Exactas y Tecnologa UNT.

Elemento de Memorias Sincrnicos
en HDL
Definiciones secuenciales en VHDL. Procesos

El mecanismo ms utilizado para describir el comportamiento de un sistema digital
mediante un algoritmo es el proceso (PROCESS) que est compuesto por un conjunto de
instrucciones que se ejecutan secuencialmente. Un proceso puede a su vez ser ejecutado
concurrentemente con otros. La sintaxis de un proceso es la indicada en las tablas.
La lista de sensibilidad es una relacin de seales cuyos cambios de estado activan la
ejecucin del proceso (en esta lista no se pueden incluir variables ni constantes). Es
posible sustituir la lista de sensibilidad mediante la inclusin de la instruccin
WAIT dentro del proceso
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Definiciones secuenciales en VHDL. ESIF
Si se cumple (IF) una determinada condicin se ejecutan (THEN) una o mas acciones
(como por ejemplo asignaciones) secuenciales y en caso contrario (ELSE), otras diferentes.
Ejemplo:
Describir un Mx de 4 canales
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Definiciones secuenciales en VHDL. CASE

Se utilizan para seleccionar una entre varias alternativas de ejecucin de determinadas
acciones en funcin del valor de una expresin.
Ejemplo:
Describir un Mx de 4 canales
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Sentencias Secuenciales: FOR en VHDL.
Permite un bucle que se repite un nmero fijo de veces.
Ejemplo:
Contar la cantidad de 1 de una
seal binaria de 32 bits.
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Flip Flop en VHDL.
Un ff se puede emplear instanciando directamente un componente de las primitivas o
bien usando:
1) un proceso con lista de sensibilidad
2) un proceso con wait
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Definiciones secuenciales en VHDL. WAIT
Es una de las ms utilizadas en VHDL para describir circuitos secuenciales sncronos. Se
caracteriza por detener la ejecucin de un proceso hasta que se cumple una determinada
condicin . Su sintaxis es
Ejemplo:
Describir un flip flop D activo por flanco de subida
Si no hay lista de sensibilidad es
obligatorio usar WAIT
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MEF: Semforo de interseccin de avenida

SSS

{X}
{x} = { Habilitado, No Habilitado} -> Alfabeto de entrada
{S} = {sem1, sem2, sem3, sem4} -> Conjunto de estados
{Z} = { Z1, Z2, Z3, Z4} -> Alfabeto de salida
{Z}
Reloj
{S}
S1 S2 S3 S4
R1 R2 R3 R4
V1 V2 V3 V4

) 4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 ( 4
) 4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 ( 3
) 4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 ( 2
4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 1
R V R V R V R V Z
R V R V R V R V Z
R V R V R V R V Z
R V R V R V R V Z

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Semforo de interseccin de avenidas. Moore

SSS

{X}
{Z}
Reloj
{S}
S1 S2 S3 S4
R1 R2 R3 R4
V1 V2 V3 V4

) 4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 ( 4
) 4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 ( 3
) 4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 ( 2
4 , 4 , 3 , 3 , 2 , 2 , 1 , 1 1
R V R V R V R V Z
R V R V R V R V Z
R V R V R V R V Z
R V R V R V R V Z

Diagrama de estados
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VHDL . Semforo de
interseccin de avenida
segn MOORE.
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Descripciones de estados en VHDL
clk
Q[2..0]
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VARIABLE SIGNAL
Las variables se utilizan para
almacenar un valor
Las seales se utilizan para
conectar diversas partes del
diseo
Tienen validez solo en los
bloques PROCESS
Tienen validez en todo el
bloque ARCHITECTURE
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Variable vs Signal