Diciembre, 2013

Unidad I
Modelos de arquitecturas de cmputo.
Ivonne Corona Ochoa
INSTITUTO TECNOLOGICO DE JIQUILPAN

Modelos de arquitecturas de cmputo.
CLSICAS.
Estas arquitecturas se desarrollaron en las primeras computadoras
electromecnicas y de tubos de vaco. Aun son usadas en procesadores
empotrados de gama baja y son la base de la mayora de las arquitecturas
modernas.
Arquitectura Mauchly-Eckert (Von Newman)
Esta arquitectura fue utilizada en la computadora ENIAC. Consiste en una unidad
central de proceso que se comunica a travs de un solo bus con un banco de
memoria en donde se almacenan tanto los cdigos de instruccin del programa,
como los datos que sern procesados por este.
Esta arquitectura es la ms empleada en la actualidad ya, que es muy verstil.
Ejemplo de esta versatilidad es el funcionamiento de los compiladores, los cuales
son programas que toman como entrada un archivo de texto conteniendo cdigo
fuente y generan como datos de salida, el cdigo mquina que corresponde a dicho
cdigo fuente (Son programas que crean o modifican otros programas). Estos datos
de salida pueden ejecutarse como un programa posteriormente ya que se usa la
misma memoria para datos y para el cdigo del programa.

Figura 1: Diagrama a bloques de la arquitectura Von Newman.
La principal desventaja de esta arquitectura, es que el bus de datos y direcciones
nico se convierte en un cuello de botella por el cual debe pasar toda la informacin
que se lee de o se escribe a la memoria, obligando a que todos los accesos a esta
sean secuenciales. Esto limita el grado de paralelismo (acciones que se pueden
realizar al mismo tiempo) y por lo tanto, el desempeo de la computadora. Este
efecto se conoce como el cuello de botella de Von Newman.
En esta arquitectura apareci por primera vez el concepto de programa
almacenado. Anteriormente la secuencia de las operaciones era dictada por el
alambrado de la unidad de control, e cambiarla implicaba un proceso de recableado
laborioso, lento (hasta tres semanas) y propenso a errores. En esta arquitectura se
asigna un cdigo numrico a cada instruccin. Dichos cdigos se almacenan en la
misma unidad de memoria que los datos que van a procesarse, para ser ejecutados
en el orden en que se encuentran almacenados en memoria. Esto permite cambiar
rpidamente la aplicacin de la computadora y dio origen a las computadoras de
propsito general.
Mas a detalle, el procesador se subdivide en una unidad de control (C.U.), una
unidad lgica aritmtica (A.L.U.) y una serie de registros. Los registros sirven para
almacenar internamente datos y estado del procesador. La unidad aritmtica lgica
proporciona la capacidad de realizar operaciones aritmticas y lgicas. La unidad
de control genera las seales de control para leer el cdigo de las instrucciones,
decodificarlas y hacer que la ALU las ejecute.
Arquitectura Harvard
Esta arquitectura surgi en la universidad del mismo nombre, poco despus de que
la arquitectura Von Newman apareciera en la universidad de Princeton. Al igual que
en la arquitectura Von Newman, el programa se almacena como un cdigo numrico
en la memoria, pero no en el mismo espacio de memoria ni en el mismo formato
que los datos. Por ejemplo, se pueden almacenar las instrucciones en bits en la
memoria de programa, mientras los datos de almacenan en 8 bits en una memoria
aparte.

Figura 2: Diagrama a bloques de la arquitectura de Harvard
El hecho de tener un bus separado para el programa y otro para los datos permite
que se lea el cdigo operacin de una instruccin, al mismo tiempo se lee de la
memoria de datos los operados de la instruccin previa. As se evita el problema del
cuello de botella de Von Newman y se obtiene un mejor desempeo.
En la actualidad la mayora de los procesadores modernos se conectan al exterior
de manera similar a la arquitectura Von Newman, con un banco de memoria masivo
nico, pero internamente incluyen varios niveles de memoria cache con bancos
separados en cache de programa y cache de datos, buscando un mejor desempeo
sin perder la versatilidad.
1.1.2 SEGMENTADAS.
La segmentacin (en ingls pipelining) es un mtodo por el cual se consigue
aumentar el rendimiento de algn sistema. En hardware los clculos deben ser
sincronizados con el reloj cada cierto tiempo para que la ruta crtica (retardo
computacional entre dos registros de reloj o tramo con ms carga) se reduzca. La
ruta crtica es en realidad la frecuencia mxima de trabajo alcanzada por el circuito.
A mayor ruta crtica (retraso entre registros) menor es la frecuencia mxima de
trabajo y a menor ruta crtica mayor frecuencia de trabajo. Repartir o segmentar el
clculo de alguna operacin hace que esa frecuencia sea la optima a costa de ms
rea para el almacenamiento de los datos necesarios y de la latencia (en ciclos de
reloj * tiempo) en la salida del resultado equivalente al nmero de segmentaciones
realizados. La ventaja primordial de esta arquitectura es que una vez el pipe est
lleno los resultados posteriores vienen uno tras otro cada ciclo de reloj y sin latencia
extra por estar encadenados dentro del mismo pipe.
Las arquitecturas segmentadas o con segmentacin del cauce buscan mejorar el
desempeo realizando paralelamente varias etapas del ciclo de instruccin al
mismo tiempo. El procesador se divide en varias unidades funcionales
independientes y se dividen entre ellas el procesamiento de las instrucciones. Para
comprender mejor esto, supongamos que un procesador simple tiene un ciclo de
instruccin sencillo consistente solamente en una etapa de bsqueda del cdigo de
instruccin y en otra etapa de ejecucin de la instruccin. En un procesador sin
segmentacin del cauce, las dos etapas se realizaran de manera secuencial para
cada una de las instrucciones, como lo muestra la siguiente figura.

Figura 3: Bsqueda y ejecucin en secuencia de tres instrucciones en un
procesador sin segmentacin del cause. En un procesador con segmentacin del
cause, cada una de estas etapas se asigna a una unidad funcional diferente, la
bsqueda a la unidad de bsqueda y la ejecucin a la unidad de ejecucin. Estas
unidades pueden trabajar en forma paralela en instrucciones diferentes. Estas
unidades se comunican por medio de una cola de instrucciones en la que la unidad
de bsqueda coloca los cdigos de instruccin que ley para que la unidad de
ejecucin los tome de la cola y los ejecute. Esta cola se parece a un tubo donde las
instrucciones entran por un extremo y salen por el otro. De esta analoga proviene
el nombre en ingles: Pipelining o entubamiento. En general se divide al procesador
segmentado en una unidad independiente por cada etapa del ciclo de instruccin.

Figura 4: Comunicacin entre las unidades en un procesador con segmentacin de
cauce.
Completando el ejemplo anterior, en un procesador con segmentacin, la unidad de
bsqueda comenzara buscando el cdigo de la primera instruccin en el primer
ciclo de reloj. Durante el segundo ciclo de reloj, la unidad de bsqueda obtendra el
cdigo de la instruccin 2, mientras que la unidad de ejecucin ejecuta la instruccin
1 y as sucesivamente. La siguiente figura muestra este proceso.

Figura 5: Bsqueda y ejecucin en secuencia de tres instrucciones en un
procesador con segmentacin del cause.
En este esquema sigue tomando el mismo nmero de ciclos de reloj (el mismo
tiempo), pero como se trabaja en varias instrucciones al mismo tiempo, el nmero
promedio de instrucciones por segundo se multiplica. En teora, el rendimiento de
un procesador segmentado mejora con respecto a uno no segmentado en un factor
igual al nmero de etapas independientes. Sin embargo, la mejora en el rendimiento
no es proporcional al nmero de segmentos en el cauce debido a que cada etapa
no toma el mismo tiempo en realizarse, adems de que se puede presentar
competencia por el uso de algunos recursos como la memoria principal. Otra razn
por la que las ventajas de este esquema se pierden es cuando se encuentra un salto
en el programa y todas las instrucciones que ya se buscaron y se encuentran en la
cola, deben descartarse y comenzar a buscar las instrucciones desde cero a partir
de la direccin a la que se salto. Esto reduce el desempeo del procesador y an
se investigan maneras de predecir los saltos para evitar este problema.

Figura 6: Consecuencias de la competencia por un recurso
Otra aportacin frecuente que aumenta el rendimiento del computador es el fomento
del paralelismo implcito, que consiste en la segmentacin del procesador (pipe-
line), descomponindolo en etapas para poder procesar una instruccin diferente
en cada una de ellas y trabajar con varias a la vez.
La arquitectura en pipeline (basada en filtros) consiste en ir transformando un flujo
de datos en un proceso comprendido por varias fases secuenciales, siendo la
entrada de cada una la salida de la anterior. Esta arquitectura es muy comn en el
desarrollo de programas para el intrprete de comandos, ya que se pueden
concatenar comandos fcilmente con tuberas (pipe).
Tambin es una arquitectura muy natural en el paradigma de programacin
funcional, ya que equivale a la composicin de funciones matemticas. La
arquitectura pipe-line se aplica en dos lugares de la maquina, en la CPU y en la
ALU.
Definicin de pipeline:
En informtica, un pipeline o tubera es un conjunto de elementos procesadores de
datos conectados en serie, en donde la salida de un elemento es la entrada del
siguiente. Los elementos del pipeline son generalmente ejecutados en paralelo, en
esos casos, debe haber un almacenamiento tipo buffer insertado entre elementos.
En informtica pipeline es sinnimo de segmentacin.
1.1.3 DE MULTIPROCESAMIENTO.
Modelos de Arquitectura de cmputo de multiprocesamiento.





Durante los aos 70, se desarrolla un tipo nuevo de arquitectura denominada
multiproceso, en la cual se asignan tiempos a los procesos los cules pueden
permanecer en varios estados como "modo espera", "modo ejecucin", "modo
cancelacin" y "fin de proceso". El modo multiproceso necesita de una gran cantidad
de memoria fsica disponible en el equipo.

Figura 8: Arquitectura del multiproceso
Cuando se desea incrementar el desempeo ms all de lo que permite la tcnica
de segmentacin del cauce (limite terico de una instruccin por ciclo de reloj), se
requiere utilizar ms de un procesador para le ejecucin del programa de aplicacin.
Las CPU de multiprocesamiento se clasifican de la siguiente manera:

Figura 9: Tipos de multiprocesamiento

Figura 10: Estructura del multiprocesador
jas

te altas tasas de transferencia de datos.


principal

Figura 11: Estructura de interconexin.
www.uned.ac.cr/videoconferenci/.../clase5.ppt
Multiprocesamiento
Procesadores vectoriales Son computadoras pensadas para aplicar un mismo
algoritmo numrico a una serie de datos matriciales, en especial en la simulacin
de sistemas fsicos complejos.
Sistemas SMP (Simetric Multi Procesesors) Varios procesadores comparten la
misma memoria principal y perifricos de I/O, Normalmente conectados por un bus
comn.
Anlisis de los componentes.
Hoy en da, los programas cada vez ms grandes y complejos demandan mayor
velocidad en el procesamiento de informacin, lo que implica la bsqueda de
microprocesadores ms rpidos y eficientes. Los avances y progresos en la
tecnologa de semiconductores, han reducido las diferencias en las velocidades de
procesamiento de los microprocesadores con las velocidades de las memorias, lo
que ha repercutido en nuevas tecnologas en el desarrollo de microprocesadores.
Hay quienes consideran que en breve los microprocesadores RISC (reduced
instruction set computer) sustituirn a los CISC (complex instruction set computer),
pero existe el hecho que los microprocesadores CISC tienen un mercado de
software muy difundido, aunque tampoco tendrn ya que establecer nuevas familias
en comparacin con el desarrollo de nuevos proyectos con tecnologa RISC.
La arquitectura RISC plantea en su filosofa de diseo una relacin muy estrecha
entre los compiladores y la misma arquitectura como se ver ms adelante.
CISC (complex instruction set computer) Computadoras con un conjunto de
instrucciones complejo.
RISC (reduced instruction set computer) Computadoras con un conjunto de
instrucciones reducido.
Los atributos complejo y reducido describen las diferencias entre los dos modelos
de arquitectura para microprocesadores solo de forma superficial. Se requiere de
muchas otras caractersticas esenciales para definir los RISC y los CISC tpicos.
An ms, existen diversos procesadores que no se pueden asignar con facilidad a
ninguna categora determinada.
As, los trminos complejo y reducido, expresan muy bien una importante
caracterstica definitiva, siempre que no se tomen solo como referencia las
instrucciones, sino que se considere tambin la complejidad del hardware del
procesador.
Con tecnologas de semiconductores comparables e igual frecuencia de reloj, un
procesador RISC tpico tiene una capacidad de procesamiento de dos a cuatro
veces mayor que la de un CISC, pero su estructura de hardware es tan simple, que
se puede realizar en una fraccin de la superficie ocupada por el circuito integrado
de un procesador CISC.
Esto hace suponer que RISC reemplazar al CISC, pero la respuesta a esta
cuestin no es tan simple ya que:
Para aplicar una determinada arquitectura de microprocesador son decisivas las
condiciones de realizacin tcnica y sobre todo la rentabilidad, incluyendo los costos
de software.
Existan y existen razones de compatibilidad para desarrollar y utilizar procesadores
de estructura compleja as como un extenso conjunto de instrucciones.
La meta principal es incrementar el rendimiento del procesador, ya sea optimizando
alguno existente o se desee crear uno nuevo. Para esto se deben considerar tres
reas principales a cubrir en el diseo del procesador y estas son:
La arquitectura.
La tecnologa de proceso.
El encapsulado.
La tecnologa de proceso, se refiere a los materiales y tcnicas utilizadas en la
fabricacin del circuito integrado, el encapsulado se refiere a cmo se integra un
procesador con lo que lo rodea en un sistema funcional, que de alguna manera
determina la velocidad total del sistema.
Aunque la tecnologa de proceso y de encapsulado son vitales en la elaboracin de
procesadores ms rpidos, es la arquitectura del procesador lo que hace la
diferencia entre el rendimiento de una CPU (Control Process Unit) y otra. Y es en la
evaluacin de las arqutecturas RISC y CISC donde centraremos nuestra atencin.
Dependiendo de cmo el procesador almacena los operandos de las instrucciones
de la CPU, existen tres tipos de juegos de instrucciones:
Juego de instrucciones para arquitecturas basadas en pilas.
Juego de instrucciones para arquitecturas basadas en acumulador.
Juego de instrucciones para arquitecturas basadas en registros.
Las arqutecturas RISC y CISC son ejemplos de CPU con un conjunto de
instrucciones para arqutecturas basadas en registros.
ARQUITECTURAS CISC
La microprogramacin es una caracterstica importante y esencial de casi todas las
arqutecturas CISC.
Como por ejemplo:
Intel 8086, 8088, 80286, 80386, 80486.
Motorola 68000, 68010, 68020, 68030, 6840.
La microprogramacin significa que cada instruccin de mquina es interpretada
por un microprograma localizado en una memoria en el circuito integrado del
procesador.
En la dcada de los sesentas la micropramacin, por sus caractersticas, era la
tcnica ms apropiada para las tecnologas de memorias existentes en esa poca
y permita desarrollar tambin procesadores con compatibilidad ascendente. En
consecuencia, los procesadores se dotaron de poderosos conjuntos de
instrucciones.
Las instrucciones compuestas son decodificadas internamente y ejecutadas con
una serie de microinstrucciones almacenadas en una ROM interna. Para esto se
requieren de varios ciclos de reloj (al menos uno por microinstruccin).
ARQUITECTURAS RISC
Buscando aumentar la velocidad del procesamiento se descubri en base a
experimentos que, con una determinada arquitectura de base, la ejecucin de
programas compilados directamente con microinstrucciones y residentes en
memoria externa al circuito integrado resultaban ser ms eficientes, gracias a que
el tiempo de acceso de las memorias se fue decrementando conforme se mejoraba
su tecnologa de encapsulado.
Debido a que se tiene un conjunto de instrucciones simplificado, stas se pueden
implantar por hardware directamente en la CPU, lo cual elimina el microcdigo y la
necesidad de decodificar instrucciones complejas.
En investigaciones hechas a mediados de la dcada de los setentas, con respecto
a la frecuencia de utilizacin de una instruccin en un CISC y al tiempo para su
ejecucin, se observ lo siguiente:
- Alrededor del 20% de las instrucciones ocupa el 80% del tiempo total de
ejecucin de un programa.
- Existen secuencias de instrucciones simples que obtienen el mismo resultado
que secuencias complejas predeterminadas, pero requieren tiempos de ejecucin
ms cortos.
Las caractersticas esenciales de una arquitectura RISC pueden resumirse como
sigue:
Estos microprocesadores siguen tomando como base el esquema moderno de Von
Neumann.
Las instrucciones, aunque con otras caractersticas, siguen divididas en tres grupos:
- Transferencia.
- Operaciones.
- Control de flujo.
Reduccin del conjunto de instrucciones a instrucciones bsicas simples, con la que
pueden implantarse todas las operaciones complejas.
Arquitectura del tipo load-store (carga y almacena). Las nicas instrucciones que
tienen acceso a la memoria son 'load' y 'store'; registro a registro, con un menor
nmero de acceso a memoria.
Casi todas las instrucciones pueden ejecutarse dentro de un ciclo de reloj. Con un
control implantado por hardware (con un diseo del tipo load-store), casi todas las
instrucciones se pueden ejecutar cada ciclo de reloj, base importante para la
reorganizacin de la ejecucin de instrucciones por medio de un compilador.
Pipeline (ejecucin simultnea de varias instrucciones). Posibilidad de reducir el
nmero de ciclos de mquina necesarios para la ejecucin de la instruccin, ya que
esta tcnica permite que una instruccin puede empezar a ejecutarse antes de que
haya terminado la anterior.
El hecho de que la estructura simple de un procesador RISC conduzca a una
notable reduccin de la superficie del circuito integrado, se aprovecha con
frecuencia para ubicar en el mismo, funciones adicionales:
- Unidad para el procesamiento aritmtico de punto flotante.
- Unidad de administracin de memoria.
- Funciones de control de memoria cache.
- Implantacin de un conjunto de registros mltiples.
La relativa sencillez de la arquitectura de los procesadores RISC conduce a ciclos
de diseo ms cortos cuando se desarrollan nuevas versiones, lo que posibilita
siempre la aplicacin de las ms recientes tecnologas de semiconductores. Por
ello, los procesadores RISC no solo tienden a ofrecer una capacidad de
procesamiento del sistema de 2 a 4 veces mayor, sino que los saltos de capacidad
que se producen de generacin en generacin son mucho mayores que en los
CISC.
Por otra parte, es necesario considerar tambin que:
- La disponibilidad de memorias grandes, baratas y con tiempos de acceso
menores de 60 ns en tecnologas CMOS.
- Mdulos SRAM (Memoria de acceso aleatorio esttica) para memorias cache
con tiempos de acceso menores a los 15 ns.
- Tecnologas de encapsulado que permiten realizar ms de 120 terminales.
Esto ha hecho cambiar, en la segunda mitad de la dcada de los ochentas,
esencialmente las condiciones tcnicas para arqutecturas RISC.
La siguiente tabla esquematiza algunas de las principales caractersticas de las
arqutecturas RISC Y CISC.
PRINCIPIOS DE DISEO DE LAS MAQUINAS RISC
Resulta un tanto ingenuo querer abarcar completamente los principios de diseo de
las mquinas RISC, sin embargo, se intentar presentar de una manera general la
filosofa bsica de diseo de estas maquinas, teniendo en cuenta que dicha filosofa
puede presentar variantes. Es muy importante conocer estos principios bsicos,
pues de stos se desprenden algunas caractersticas importantes de los sistemas
basados en microprocesadores RISC.
En el diseo de una mquina RISC se tienen cinco pasos:
1. Analizar las aplicaciones para encontrar las operaciones clave.
2. Disear un bus de datos que sea ptimo para las operaciones clave.
3. Disear instrucciones que realicen las operaciones clave utilizando el bus de
datos.
4. Agregar nuevas instrucciones slo si no hacen ms lenta a la mquina.
5. Repetir este proceso para otros recursos.
El primer punto se refiere a que el diseador deber encontrar qu es lo que hacen
en realidad los programas que se pretenden ejecutar. Ya sea que los programas a
ejecutar sean del tipo algortmicos tradicionales, o estn dirigidos a robtica o al
diseo asistido por computadora.
La parte medular de cualquier sistema es la que contiene los registros, el ALU y los
'buses' que los conectan. Se debe optimar este circuito para el lenguaje o aplicacin
en cuestin. El tiempo requerido, (denominado tiempo del ciclo del bus de datos)
para extraer los operandos de sus registros, mover los datos a travs del ALU y
almacenar el resultado de nuevo en un registro, deber hacerse en el tiempo mas
corto posible.
El siguiente punto a cubrir es disear instrucciones de mquina que hagan un buen
uso del bus de datos. Por lo general se necesitan solo unas cuantas instrucciones
y modos de direccionamiento; slo se deben colocar instrucciones adicionales si
sern usadas con frecuencia y no reducen el desempeo de las ms importantes.
Siempre que aparezca una nueva y atractiva caracterstica, deber analizarse y ver
la forma en que se afecta al ciclo de bus. Si se incrementa el tiempo del ciclo,
probablemente no vale la pena tenerla.
Por ltimo, el proceso anterior debe repetirse para otros recursos dentro del sistema,
tales como memoria cache, administracin de memoria, coprocesadores de punto
flotante, etctera.
Una vez planteadas las caractersticas principales de la arquitectura RISC as como
la filosofa de su diseo, podramos extender el anlisis y estudio de cada una de
las caractersticas importantes de las arqutecturas RISC y las implicaciones que
estas tienen.
PAPEL DE LOS COMPILADORES EN UN SISTEMA RISC
El compilador juega un papel clave para un sistema RISC equilibrado.
Todas las operaciones complejas se trasladan al microprocesador por medio de
conexiones fijas en el circuito integrado para agilizar las instrucciones bsicas ms
importantes. De esta manera, el compilador asume la funcin de un mediador
inteligente entre el programa de aplicacin y el microprocesador. Es decir, se hace
un gran esfuerzo para mantener al hardware tan simple como sea posible, an a
costa de hacer al compilador considerablemente ms complicado. Esta estrategia
se encuentra en clara contra posicin con las mquinas CISC que tienen modos de
direccionamiento muy complicados. En la prctica, la existencia en algunos modos
de direccionamiento complicados en los microprocesadores CISC, hacen que tanto
el compilador como el microprograma sean muy complicados.
No obstante, las mquinas CISC no tienen caractersticas complicadas como carga,
almacenamiento y salto que consumen mucho tiempo, las cuales en efecto
aumentan la complejidad del compilador.
Para suministrar datos al microprocesador de tal forma que siempre est trabajando
en forma eficiente, se aplican diferentes tcnicas de optimizacin en distintos niveles
jerrquicos del software.
Los diseadores de RISC en la empresa MIP y en Hewlett Packard trabajan segn
la regla siguiente:
Una instruccin ingresa en forma fija en el circuito integrado del procesador (es
decir, se alambra fsicamente en el procesador) si se ha demostrado que la
capacidad total del sistema se incrementa en por lo menos un 1%.
En cambio, los procesadores CISC, han sido desarrollados por equipos
especializados de las empresas productoras de semiconductores y con frecuencia
el desarrollo de compiladores se sigue por separado. Por consiguiente, los
diseadores de los compiladores se encuentran con una interfaz hacia el
procesador ya definido y no pueden influir sobre la distribucin ptima de las
funciones entre el procesador y compilador.
Las empresas de software que desarrollan compiladores y programas de aplicacin,
tienden por razones de rentabilidad, a utilizar diferentes procesadores como
usuarios de su software en lugar de realizar una optimizacin completa, y
aprovechar as las respectivas caractersticas de cada uno. Lo cual tambin genera
otros factores negativos de eficiencia. Esta limitacin de las posibilidades de
optimizacin del sistema, que viene dada a menudo por una obligada
compatibilidad, se super con los modernos desarrollos RISC.
CAPACIDAD DE PROCESAMIENTO DE LOS SISTEMAS DESDE EL PUNTO DE
VISTA DEL USUARIO
Aparte de la base conceptual para el desarrollo de un sistema de computacin de
alta calidad, se requieren tcnicas especiales para optimizar cada uno de los
factores que determinan la capacidad de procesamiento, la cual, solo puede
definirse con el programa de aplicacin.
La informacin suministrada por un fabricante, sobre la velocidad en mips (millones
de Instrucciones por segundo) que una arquitectura es capaz de realizar, carece de
relevancia hasta que el usuario sepa cuantas instrucciones genera el respectivo
compilador, al traducir su programa de aplicacin y cunto tiempo tarda la ejecucin
de estas instrucciones, y solo el anlisis de diferentes pruebas y comparaciones de
rendimiento ("benchmarks) da una idea aproximada, que el usuario puede aplicar
para delimitar las arqutecturas adecuadas.
Dos diferentes puntos de vista acerca de capacidad de procesamiento del sistema.
- Sistema reprogramable. Un usuario que necesite desarrollar un sistema
reprogramable, no est interesado en obtener una alta capacidad de
procesamiento.
- Sistema incluido o dedicado. En estos sistemas el principal objetivo es
procesar en forma repetitiva una serie de aplicaciones o funciones determinadas, y
es de suma importancia la mayor cantidad posible de pruebas y comparaciones de
rendimiento ("benchmarks" ) diferentes.
As, estas pruebas y comparaciones sirven para determinar la capacidad de
procesamiento de los sistemas, pero solo el anlisis de varios resultados de
diferentes programas da una idea aproximada de la capacidad de procesamiento
real.
APLICACIONES DE LOS PROCESADORES RISC
Las arquitecturas CISC utilizadas desde hace 15 aos han permitido desarrollar un
gran nmero de productos de software. Ello representa una considerable inversin
y asegura a estas familias de procesadores un mercado creciente. Sin embargo,
simultneamente aumentan las aplicaciones en las cuales la capacidad de
procesamiento que se pueda obtener del sistema es ms importante que la
compatibilidad con el hardware y el software anteriores, lo cual no solo es vlido en
los subsistemas de alta capacidad en el campo de los sistemas llamados
"embedded", en los que siempre dominaron las soluciones especiales de alta
capacidad de procesamiento sino tambin para las estaciones de trabajo
("workstations"). Esta clase de equipos se han introducido poco a poco en oficinas,
en la medicina y en bancos, debido a los cada vez mas voluminosos y complejos
paquetes de software que con sus crecientes requerimientos de reproduccin
visual, que antes se encontraban solo en el campo tcnico de la investigacin y
desarrollo.
En este tipo de equipos, el software de aplicacin, se ejecuta bajo el sistema
operativo UNIX, el cual es escrito en lenguaje C, por lo que las arqutecturas RISC
actuales estn adaptadas y optimizadas para este lenguaje de alto nivel. Por ello,
todos los productores de estaciones de trabajo de renombre, han pasado en pocos
aos, de los procesadores CISC a los RISC, lo cual se refleja en el fuerte incremento
anual del nmero de procesadores RISC, (los procesadores RISC de 32 bits han
visto crecer su mercado hasta en un 150% anual). En pocos aos, el RISC
conquistar de 25 al 30% del mercado de los 32 bits, pese al aparentemente
abrumador volumen de software basado en procesadores con el estndar CISC que
se ha comercializado en todo el mundo.
La arquitectura MIPS-RISC ha encontrado, en el sector de estaciones de trabajo, la
mayor aceptacin. Los procesadores MIPS son fabricados y comercializados por
cinco empresas productoras de semiconductores, entre las que figuran NEC y
Siemens. Los procesadores de los cinco proveedores son compatibles en cuanto a
las terminales, las funciones y los bits.