Diseo Lgico I - DEEC - FaCEyT Introduccin Fabricantes Elevada complejidad Facilitar tareas de diseo Herramientas CAD Diseo Lgico I - DEEC - FaCEyT Modelo de diseo. Diseo Lgico I - DEEC - FaCEyT Proceso de diseo Simplificado Especificacin de la funcin Descripcin del sistema Comprobacin del funcionamiento Optimizacin Verificacin Realizacin fsica del sistema en alguna FPGA Implementacin Diseo Lgico I - DEEC - FaCEyT Descripcin del sistema Diseo Lgico I - DEEC - FaCEyT Lenguajes de descripcin de sistemas digitales Lenguajes de descripcin de hardware (Descripcin Funcional, Estructural y Fsica) HDL No estructurados nico circuito o mdulo Estructurados Permite definir submdulos Jerarquas Bibliotecas Diseo Lgico I - DEEC - FaCEyT HDL no estructurados No estructurados nico circuito o mdulo ABEL DataI/O 1983 ABEL (A+PLUS) Altera 1984 iPLS Altera para Intel XABEL Xilinx 1997 ABEL Lattice 1997 Diseo Lgico I - DEEC - FaCEyT HDL estructurados Estructurados Submdulos o Subcircuitos VHDL (Very High Descrition Lenguage) Departamento de Defensa de los EEUU 1983 Norma IEEE 1076 (1987) Veriilog Cadence 1983 Norma IEEE (1995) Otros AHDL Altera Diseo Lgico I - DEEC - FaCEyT Caractersticas de los HDL estructurados Niveles de jerarquas Capacidad multinivel Capacidad de combinar descripcin funcional y de comportamiento Instrucciones que definen una sintaxis independiente del nivel No depende de la forma de realizacin fsica posterior Independencia tecnolgica. Compatibles con gran nmero de herramientas CAD Universalidad Simplifica la documentacin Facilidad de comprensin y lectura Diseo Lgico I - DEEC - FaCEyT Sistemas CAD CAD Altera MAX+PLUS II Quartus Xilinx Foundation Lattice ispDesignExpert Diseo Lgico I - DEEC - FaCEyT Conceptos bsicos de HDL estructurados Diseo Lgico I - DEEC - FaCEyT Caractersticas de los archivos HDL Diseo Lgico I - DEEC - FaCEyT Organizacin de archivos Definicin de componentes Descripcin lgica de componentes Ecuaciones lgicas Tablas de verdad Mquinas de estado Definicin de componentes Diseo Lgico I - DEEC - FaCEyT Definicin de componentes VHDL Entidad (entity) Verilog Mdulo (module) AHDL Subdiseo (subdesign) Descripcin lgica de los componentes Diseo Lgico I - DEEC - FaCEyT Descripcin lgica de componentes VHDL Arquitectura (arquitecture) AHDL Seccin lgica (logic section) Diagrama bsico de un proceso de diseo Diseo Lgico I - DEEC - FaCEyT Diagrama detallado de un proceso de diseo Diseo Lgico I - DEEC - FaCEyT