Apun Principios de EyAD

Ingeniera en Sistemas Computacionales Principios elctricos y aplicaciones digitales
Ing. Anselmo Ramrez Gonzlez 1

APUNTES: Principios de electricidad y Aplicaciones Digitales
INGENIERA EN SISTEMAS COMPUTACIONALES

Anselmo Ramrez Gonzlez
Ing. Ind. en Electrnica
I.T. de San Luis Potos
aramirez@itc.mx
anselmo.ramirez@itcelaya.edu.mx

A/D
2012

INGENIERA EN SISTEMAS COMPUTACIONALES SEM. A/D 12
Principios Elctricos y Aplicaciones Digitales (2-3-5)

I.- Electrnica analgica
1.1 Corriente alterna y corriente directa
Caractersticas
Generacin de corriente en CA y CD
1.2 Dispositivos pasivos
Caractersticas
Tcnicas de solucin en circuitos RLC
Aplicaciones
1.3 Dispositivos activos
Caractersticas de semiconductores
Dispositivos semiconductores
Tcnicas de diseo con semiconductores
Aplicaciones con semiconductores
Amplificadores operacionales
Configuraciones
Aplicaciones
II.- Electrnica digital
1.1 Lgica combinacional
Familias lgicas
Compuertas lgicas
Diseo de circuitos combinacionales
Tablas de verdad
Miniterminos y maxiterminos
Tcnicas de simplificacin
Implementacin de circuitos
1.2 Lgica secuencial
Flip Flops
Diseo de circuitos secuenciales
Aplicaciones de circuitos secuenciales

III.- Convertidores
3.1 A/D
Tipos
Aplicaciones
3.2 D/A
Tipos
Aplicaciones
IV.- Lenguaje HDL
4.1 Dispositivos lgicos programables
4.2 Programacin de circuitos combinacionales con HDL
4.3 Programacin de circuitos secuenciales con HDL

BIBLIOGRAFIA:
1.- Principio de circuitos elctricos
Floyd; Pearson
2.- Dispositivos Electrnicos
Floyd; Pearson
3.- Principios de Electrnica
Malvino; Mc Graw Hill
4.- Fundamentos de sistemas digitales
Floyd T. L. ; Pearson
5.- VHDL El arte de programar sistemas digitales
Mxinez David & Alcal Jessica
6.- ELECTRNICA Teoria de Circuitos y
dispositivos electrnicos
Boylestad & Nashelsky; Pearson
7.- Fundamentos de Circuitos Elctricos
Alexander Y Sadicku; Mc Graw Hill
8.- Electrnica Industrial Moderna
Maloney T; Prentice Hall
9.- Mquinas Elctricas
Chapman, Stephen J., Mc. Graw-Hill.

INTERNET

http://www.alfaomega.com.mx/home.php
http://www.ab.com/
http://w1.siemens.com/entry/cc/en/
http://www.electronicsworkbench.com/
http://www.mitsubishi-automation.com/
http://www.omega.com/
http://www.fairchildsemi.com
http://www.ti.com
http://www.ieee.org/portal/site
http://www.electronicsworkbench.com/
http://www.sc.ehu.es/sbweb/electronica/elec_basica
/default.htm
http://www.ni.com/multisim/

Ing. Ind. en Electrnica
I.T. San Luis Potos


Tabla 3. Prefijos SI.
FACTOR PREFIJO SMBOLO FACTOR PREFIJO SMBOLO
10
24
yotta Y 10
-1
deci d
10
21
zetta Z 10
-2
centi c
10
18
exa E 10
-3
milli,
mili
m
10
15
peta P 10
-6
micro m
10
12
tera T 10
-9
nano n
10
9
giga G 10
-12
pico p
10
6
mega M 10
-15
femto f
10
3
kilo k 10
-18
atto a
10
2
hecto h 10
-21
zepto z
10
1
deka,
deca
d 10
-24
yocto y

0 2 4 6 8 10 12 14
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
0.8
1
Tiempo
Voltaje Senoidal
v(t)

V, i
V, I
t
t
0
Voltaje o Corriente Alterna
Voltaje o Corriente Directa

I.- ELECTRNICA ANALGICA
Anlisis de circuitos, Semiconductores, Amplificadores, Timmer

RESISTENCIA ELCTRICA.-Oposicin al flujo de electrones

A
l
K R =

Resistencia Serie: Resistencia Paralela:

R1
1 0 0 o h m
R2
1 0 0 o h m R3
1 k o h m
R4
1 k o h m

Para n resistencias:

Resistencia Mixta:

R1
1 k o h m
R2
4 7 0 o h m
R3
1 . 5 k o h m
R4
3 . 3 k o h m

R1
1 k o h m
R2
4 7 0 o h m
R3
1 . 5 k o h m
R4
3 . 3 k o h m

R
T
= (R
1
+ R
2
) // (R
3
+ R
4
) R
T
= (R
1
// R
2
) + (R
3
// R
4
)

R
T

R
T

O =
+ =
200
2 1
R R R
T

O =
+
=
+
= 500
) )( (
1 1
1
4 3
4 3
4 3
R R
R R
R R
R
T

n T
R R R R + + + = .....
2 1

n
T
R R R
R
1
......
1 1
1
4 3
+ + +
=

R Resistencia en Ohms ()
l Longitud en m
A rea transversal en m
2

K Constante de proporcionalidad

CAPACITOR.- Elemento elctrico que sirve para almacenar cargas elctricas. Se construye de dos placas conductoras
separadas por un aislante.

C
1uF

C
Sw
V
1 2

C
Sw
V1
1 2

L

Los nmeros complejos.- En los sistemas elctricos nos representan a las Impedancias Z, la cual es una oposicin al
flujo de corriente. La Z est compuesta por resistencia ( R ) como la parte real y la reactancia ( X ) como la parte
imaginaria.

Reactancia Capacitiva
fC
X
C
t 2
1
=
Impedancia
u Z = = r jX R Z

Reactancia Inductiva fL X
L
t 2 =

Operaciones complejas:

Sean Z
1
y Z
2
dos nmeros complejos

) (
) ( ) (
) ( ) (
2 1
2
1
2 1
2 1 2 1 2 1
2 1 2 1 2 1
1
1 1
1 2 2 2 2 2
2
1
2
1 1 1 1 1 1 1
u u
u u
u u
u
Z =
+ Z - = -
+ + + = +
|
|
.
|
\
|
= Z = + =
+ = Z = + =
r
r
r r
X X j R R
R
X
tg r jX R
X R r r jX R
Z Z
Z Z
Z Z
Z
Z

dt
dv
C i
dt
dq
i
=
=

j Imaginarios
Reales
XL
XC
R
r

)
Z
X
R
Impedancia Inductiva
u Z = + = r jX R
L
Z

Impedancia Capacitiva
u Z = = r jX R
C
Z

d
A
C
e
=
s
A N
L
dt
di
L V
2
=
=


TRANSFORMACIN T-H ESTRELLA-DELTA
CIRCUITO T ESTRELLA CIRCUITO H DELTA

3
1 3 3 2 2 1
1
1 3 3 2 2 1
2
1 3 3 2 2 1
R
R R R R R R
R
R
R R R R R R
R
R
R R R R R R
R
C
B
A
+ +
=
+ +
=
+ +
=

R
Z Z
Z Z Z
R
Z Z
Z Z Z
R
Z Z
Z Z Z
A C
A B C
B C
A B C
A B
A B C
1
1
1
=
+ +
=
+ +
=
+ +

Ley de Ohm.- El fsico Alemn George S. Ohm, y en 1826, estableci que la tensin o voltaje v a lo largo de un resistor
es directamente proporcional a la corriente i que fluye por el mismo. v = iR

Haciendo uso de un circuito con su simbologa y de una tabla, comprenderemos mejor este
enunciado de la ley de Ohm.

V1
R1

Voltaje
(Volts,V)
Resistencia
(Ohms, )
Corriente
(Amperes,A)
0
1
2
5
10
15
20
10
10
10
10
10
10
10

0
0.1
0.2
0.5
1.0
1.5
2.0

Voltaje
V
Corriente
I
I
La corriente I, es indicada
con una flecha


23x10
4
10 , 23 k; rojo, rojo, caf, oro, 220 5, 220


Divisor de Voltaje y Corriente.- Son dos arreglos muy usados en el anlisis de circuitos.
Divisor de voltaje.- Consiste en dividir, seccionar hacer parciales de un voltaje principal. Observando el
circuito de las Fig. 1.10 y sus correspondientes ecuaciones, podremos ver de manera clara el concepto
divisor de voltaje

Observando el circuito de las Fig. 1.11 y sus correspondientes ecuaciones, podremos ver de manera clara el
concepto divisor de corriente

V
12V
R1
1kohm
R2
1kohm
R3
1kohm
V1
V2
V3

V
12V
R1
1kohm
R2
1kohm
R3
1kohm
V1
V2
V3
4. 00 0 V
+
-
4. 00 0 V
+
-
4. 00 0 V
+
-

V = V
1
+ V
2
+ V
3

12 4 4 4 12
4
4
4
3 2 1
3
3
3 2 1
2
2
3 2 1
1
1
= + + =
=
+ +
=
=
+ +
=
=
+ +
=
V
R R R
VR
V
V
R R R
VR
V
V
R R R
VR
V

Fig. 1.10 a) Circuito divisor de voltaje, b) Modelo matemtico, c) Comprobacin

=
+
=
=
+
=
2 1
1
2
2 1
2
1
R R
IR
I
R R
IR
I

I
1
I
2

Fig. 1.11 Divisor de corriente y modelo matemtico
I
I
1A
R1
1kohm
R2
470ohm


Linealidad y Superposicin
Un circuito lineal es aquel cuya salida est linealmente relacionada (o es directamente proporcional) a su
entrada.
El principio de superposicin establece que la tensin (o corriente) a travs de un elemento en un circuito lineal
es la suma algebraica de las tensiones (o corrientes) a travs de ese elemento debido a que cada fuente
independiente acta sola.
Pasos para aplicar el principio de superposicin:
1. Anule todas las fuentes independientes excepto una. Encuentre la salida (tensin o corriente) debido a esa
fuente activa, utilizando el anlisis nodal o de malla.
2. Repita el paso uno para cada una de las fuentes independientes.
3. Encuentre la contribucin total, sumando algebraicamente todas las corrientes de las fuentes independientes.

Determine y Calcule la corriente elctrica en cada resistencia
V1
1 2 V
V2
9 V
R1
1 k o h m
R2
4 7 0 o h m
R3
1 . 5 k o h m

Se calcula la corriente principal y usando divisor de corriente:

| |
=
+
= =
=
+
=
=
+
= =
2 3
3 1
3 1 2
2 3
2 1
3
2 3 1 1
1
//
R R
R I
I I I
R R
R I
I
R R R
V
R
V
I
T

| |
=
+
= =
=
+
=
=
+
= =
1 3
3 2
3 2 1
1 3
1 2
3
1 3 2 2
2
//
R R
R I
I I I
R R
R I
I
R R R
V
R
V
I
T

I
R1
= I
1
- I
1
I
R2
= I
2
- I
2
I
R3
= I
3
+ I
3
V1 1 2 V
R1
1 k o h m
R2
4 7 0 o h m
R3
1 . 5 k o h m

V2 9 V
R1
1 k o h m
R2
4 7 0 o h m
R3
1 . 5 k o h m

I
1
I
2

I
3

I
1

I
2

I
3


Leyes de Kirchhoff.- En 1847, el fsico alemn Gustav R. Kirchhoff, enuncio sus dos leyes y que a la fecha
siguen vigentes y de mucha utilidad en el anlisis de circuitos elctricos tanto de corriente directa como para los
de corriente alterna. Ellas son:

Ley de corriente de Kirchhoff (LCK) establece que la suma algebraica de las corrientes que entran a un nodo
(o a una frontera cerrada) es cero. La suma de las corrientes que entran a un nodo es igual a la suma de las
corrientes que salen de este mismo.
=
=
N
n
n
amper i
1
0

Ley de tensin de Kirchhoff (LTK) establece que la suma algebraica de todas las tensiones alrededor de una
trayectoria cerrada (o lazo) es cero. volts v
M
m
m
0
1
=
=

1 Asignar literales para distinguir mallas
2 Indicar corrientes en todas las mallas y en sentido de las manecillas del reloj
3 Iniciar la V=0, de la malla izquierda, comenzar en extremo superior izquierdo
4 Ordenar ecuacin obtenida y sustituir valores conocidos. Llamarla ecuacin 1
5 Iniciar la V=0, de la malla derecha, comenzar en extremo superior izquierdo
6 Ordenar ecuacin obtenida y sustituir valores conocidos. Llamarla ecuacin 2
7 Resolver ecuaciones simultaneas
8 Especificar corrientes para cada resistencia
9 Determinar y calcular Voltaje y Potencia para c/R

Malla ABEFA: Malla BCDEB:

V= 0 volts V= 0 volts
-I
1
R
1
- I
1
R
3
+ I
2
R
3
+ V
1
= 0 volts -I
2
R
2
- V
2
- I
2
R
3
+ I
1
R
3
= 0 volts

(R
1
+ R
3
)I
1
- R
3
I
2
= V
1
R
3
I
1
- (R
2
+ R
3
)I
2
= V
2

=
A
+

=
=
+
+
= = A
R
R
R R V
R V
I
R R R
R R R
R R
R R
) (
) (
3 2 2
3 1
1
3 2 3
3 3 1
22 21
12 11

=
A
+
=
R
V R
V R R
I
2 3
1 3 1
2

V1
1 2 V V2
9 V
R1
1 k o h m
R2
4 7 0 o h m
R3
1 . 5 k o h m

V
AB
= +V
A B A B
A B
A B
V V
V
AB
= - V
R R
V
AB
= - IR V
AB
= + IR
I I
I I
Cada
Cada
Subida
Subida
( )
3 3 3
2 2 2
1 1 1
3 2 1 3
2 2 2
1 1 1
2 1 3
2 2
1 1
R R R
R R
R R
R
R
R
R
R
R
I V P
I V P
I V P
R I I V
R I V
R I V
I I I
I I
I I
=
=
=
= =
= =
= =
= =
= =
= =

I
1
I
2

A
B
C
F
E
D
(
=
(
2
1
2
1
22 21
12 11
V
V
I
I
R
R R


La corriente elctrica es la razn de cambio de la carga en el tiempo, y se mide en amperes (A).
dt
dq
i =
Una corriente directa (cd) es aquella que permanece constante respecto al tiempo.

Una corriente alterna (ca) es la que vara senoidalmente respecto al tiempo.

La tensin (o diferencia de potencial) es la energa que se requiere para mover una carga unitaria a travs de un elemento, y
se mide en volts (V).
dq
dw
v =
La potencia es la variacin con respecto al tiempo de la entrega o absorcin de energa, medida en watts (W).

dt
dw
p =

Tipos de Circuitos y Elementos de Circuitos.- Un circuito es la interconexin de diferentes dispositivos para lograr un fin.
Existen diferentes tipos de circuitos, entre ellos, estn los circuitos elctricos, electrnicos, neumticos, hidrulicos, mixtos.

Los elementos principales de los circuitos elctricos son: fuentes de voltaje, fuentes de corriente,
resistencias elctricas, capacitores, bobinas, interruptores, voltmetros, ampermetros, wattmetros,
conductores y aislantes. Pero tambin hay sensores, transductores, transformadores, filtros, adaptadores
de impedancia, y actualmente todos los semiconductores de forma individual o integrada.
A continuacin se muestra el smbolo y unidad de algunos dispositivos elctricos-electrnicos.

NOMBRE

SIMBOLO

REPRESENTACION

UNIDAD
Resistencia

R Ohms ()
Capacitor

C

Faradio (F)
Inductancia

L Henrio (H)
Fuente de CD
Batera Elctrica

V

Volts (V)
Fuente de CA

v

Volts (V)
Interruptor

Sw

Amplificador
operacional
1
2
3

OPAM
U
1

Caractersticas del
Fabricante (Ancho de
banda, ganancia, Z
in
)

Transistor bipolar
NPN

Q
1

Caractersticas del
fabricante (Ganancia
, Corriente)


Tablilla Proto-board GL-12

Tablilla Proto Board GL-12

8 Renglones 128 columnas

VALOR MEDIO Y EFICAZ DE SEALES PERIODICAS

}
=
T
AVG
dt t y
T
Y
0
) (
1

}
=
T
rms
dt t y
T
Y
0
2
) (
1

| | ( ) | |
m
m m
rms
m m m
rms
T
m rms
m m
T
m
T
m AVG
V
V V
V
V Sen V
d Sen
V
V d Sen V
T
Y
V
Cos
V
d Sen
V
d Sen V
T
V
707 . 0
2 2
2 4
2
2 2 2
1
0 1 1
2 2 2
1
2
2
0
2 2
0
2
2
2
0
2
2
0
0 0
= = =
=
(
= = =
= = = = =
} }
} }
t
t
t
u u
t
u u
t
u u
t
u
t
u u
t
u u

0 2 4 6 8 10 12 14
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
0.8
1
Tiempo
Voltaje Senoidal
v(t)


POTENCIA ELCTRICA.- Es la manifestacin de energa, en un elemento.

) ( ) ( ) ( t i t v
dt
dq
dq
dW
dt
dW
t p = = =

La potencia puede tomar valor positivo negativo, segn el instante o intervalo de tiempo que se considere.
Una potencia positiva significa una transferencia de energa de la fuente a la red, mientras que una potencia
negativa corresponde a una transferencia de energa de la red hacia la fuente.

TIPOS DE POTENCIA

+ Potencia Activa P = VI Cos u = RI
2
=V
2
R
/R = Re|VI|
+ Potencia aparente S = VI = ZI
2
= V
2
/Z = mdulo de VI
+ Potencia reactiva Q = VI Sen u =XI
2
= V
2
X
/X= Im|VI|
+ Potencia compleja S = VI = VI Cos u -jV Sen u = P-jQ

TRIANGULO DE POTENCIAS

Tringulo de potencia para carga Inductiva

V I Cos u P=VI Cos u (W)

u u I Sen u u Q=VI Sen u
I I S=VI (VA) (VAR)

Tringulo de potencia para carga Capacitiva

I I I Sen u S Q

u u u
V
I Cos u P

FACTOR DE POTENCIA.-
S
P
Cos p f = = u . .

0 2 4 6 8 10 12 14
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
0.8
1
Tiempo
V
o
l t
a
j e
,

C
o
r
r
i e
n
t
e
,

P
o
t
e
n
c
i a
v(t)
i(t)
p(t)
0 2 4 6 8 10 12 14
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
0.8
1
Tiempo
V
o
l t
a
j e
,

C
o
r
r
i e
n
t
e
,

P
o
t
e
n
c
i a
v(t)
i(t)
p(t)
0 2 4 6 8 10 12 14
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
0.8
1
Tiempo
V
o
l t
a
j e
,

C
o
r
r
i e
n
t
e
,

P
o
t
e
n
c
i a
v(t)
i(t)
p(t)
x=linspace(0,4*pi,200);
y=sin(x);
z=0.5*sin(x+(1/2)*pi);
w=y.*z;
plot(x,y,x,z,x,w)
gtext('v(t)')
gtext('i(t)')
gtext('p(t)')
xlabel('Tiempo')
ylabel('Voltaje, Corriente, Potencia')

Cto.
Pasivo
i(t)
v(t)

SEMICONDUCTORES

http://www.ptable.com/
Constante de resistividad:

Cobre, Cu 1.72x10
-8

Silicio, Si 2300
Azufre, S 1x10
15

A
l
K R =

1s
2
2s
2
p
6
3s
2
p
6
d
10
4s
2
p
6
d
10
f
14
5s
2
p
6
d
10
6s
1

1s
2
2s
2
p
6
3s
2
p
2

1s
2
2s
2
p
6
3s
2
p
4


Estructura del silicio y germanio

Estructura atmica del Si y del Ge
Bandas de energa, tomo de Si excitado
Pares Electrn-Hueco
Corriente de electrones en Si
intrnseco, generados trmicamente.
Regin de empobrecimiento.
1s
2
2s
2
p
6
3s
2
p
2

1s
2
2s
2
p
6
3s
2
p
6
d
10
4s
2
p
2

Capa 1

Banda Prohibida

Enlace

Trivalentes: Boro (B), Indio (In), Galio (Ga).
Pentavalentes: Arsenico (As), Fosforo (P),
Bismuto (Bi), Abtimonio (Sb).


POLARIZACIN DEL DIODO SEMICONDUCTOR



Rectificador de media onda:

V1
3 3 . 9 4 V 1 0 0 0 Hz 0 De g
D1
R1
1 k o h m

Rectificador de media onda

Exprese el voltaje promedio y voltaje eficaz para la seal rectificada en media onda v
R1
:

| | ( ) | |
m
m m m
rms
m m m m
m m rms
m
m m m
m m m AVG
V
V V V
V
V V Sen V
d Sen
V
d Sen V d Sen V V
V
V V
Cos
V
d Sen V d Sen V d Sen V V
5 . 0
2 4 4
4 2 2 4
2
2 2 2 2
1
318 . 0 1 1
2 2 2
1
2
1
2
2
0
2
0
2
0
2
2 2
2 2
0
2 2 2
0
0
2
0
= = = =
=
(
=
(
=
(
=
(
+ =
= = = =
(
=
(
+ =
} } }
} } }
t t
t t
t
t
t
t t
t
t
u
t
u u
t
u u
t
u u u u
t
t t
u
t
u u
t
u u u u
t

V
1

V
R1

De 0 :

D Polarizado directo, conduce;
Existe Corriente en R
1

V
R1
0 volts
De - 2 :

D Polarizado inverso, No conduce;
No existe Corriente en R
1

V
R1
= 0 volts

Rectificador de onda completa:

V1
1 7 9 . 6 1 V 6 0 Hz 0 De g
D1
R1
1 k o h m
D2
T1

Rectificador de onda Completa

Exprese el voltaje promedio y voltaje eficaz para la seal rectificada en onda completa v
R1
:

| | ( ) | |
m
m m
rms
m m m m
m m rms
m
m m m
m m m AVG
V
V V
V
V V Sen V
d Sen
V
d Sen V d Sen V V
V
V V
Cos
V
d Sen V d Sen V d Sen V V
707 . 0
2 2
2 2 4
2
2 2
2
2
1
636 . 0
2
1 1
2
2
2
1
2
2
0
2
0
2
0
2
2 2
2 2
0
2 2 2
0
0
2
0
= = =
=
(
=
(
=
(
=
(
+ =
= = = =
(
=
(
+ =
} } }
} } }
t t
t t
t
t
t
t t
t
t
u
t
u u
t
u u
t
u u u u
t
t t
u
t
u u
t
u u u u
t

V
1

V
R1

De 0 :

D
1
Polarizado directo, conduce;
D
2
Polarizado inverso, No conduce;
1
a travs de D
1

V
R1
0 volts
De - 2 :

D
2
Polarizado directo, conduce;
D
1
Polarizado inverso, No conduce;
1
a travs de D
2

V
R1
0 volts

Rectificador de media onda con filtro capacitivo:


CD
pp r
rect p
L
CD
rect p
L
pp r
V
V
r
Rizo de Factor
V
C fR
V
volts V
C fR
V
) (
) (
) ( ) (
:
2
1
1
66 . 16 33
00001 . 0 * 3300 * 60
1 1
=
|
|
.
|
\
|
=
=
|
.
|
\
|
=
|
|
.
|
\
|
~

Cuando: C=1 F Cuando: C=3.3 F
Cuando: C=4.7 F Cuando: C=10 F

Rectificador de onda completa con derivacin central:

Rectificador de onda completa con derivacin central y con filtro capacitivo:

Cuando: C=1 F
Cuando: C=1 F
De 0 :
D1 Polarizado directo, conduce;
D2 Polarizado inverso, No conduce;
Existe Corriente en R1 a travs de D1
VR1 0 volts
De - 2 :
D2 Polarizado directo, conduce;
D1 Polarizado inverso, No conduce;
Existe Corriente en R1 a travs de D2
VR1 0 volts

Cuando: C=3.3 F
Cuando: C=4.7 F
Cuando: C=10 F
Cuando: C=47 F

Rectificador de onda completa Tipo Puente:

Rectificador de onda completa Tipo Puente con Filtro:

Cuando: C=1 F
Cuando: C=4.7 F Cuando: C=47 F
D1
D2
D3 D4
De 0 :
D2 y D3 Polarizados directo, conducen;
D1 y D4 Polarizados inverso, No conducen;
Existe Corriente en R1 a travs de D2 y D3
VR1 0 volts
De - 2 :
D1 y D4 Polarizados directo, conducen;
D2 y D3 Polarizados inverso, No conducen;
Existe Corriente en R1 a travs de D1 y D4
VR1 0 volts

DIODO ZENER.- Es un dispositivo semiconductor de silicio con unin PN diseado para operar en la
regin de ruptura inversa.

nodo Ctodo

REGULADORES.- Son dispositivos que mantienen un voltaje de salida constante, pese a los cambios: en el voltaje de
entrada, a la corriente en la carga, o a cambios en la temperatura. La siguiente figura muestra reguladores de la serie 7800 y
de tres terminales (Floyd), Normalmente son dispositivos de tres terminales, una de entrada, una de referencia y una de
salida. Ver anexo

A basic power supply with a variable output
voltage (from 1.25 V to 6.5 V).

TROCEADORES.- Son aplicaciones de los diodos semiconductores, la finalidad es trozar una(s) parte
de la seal de entrada.

V1
40 V
500 Hz
0Deg
R1
1k
D1
V2
10 V
3
0
4
V5
R3
D3
V6
1
0
7
9
8
V7
R4
D4
V8
12
11
0
10
D5
V9
14
13
0

DOBLADORES DE VOLTAJE
Mientras v
1
< v
2
, D
1
est abierto, v
o
= v
1

Cuando v
1
> v
2
, D
1
est cerrado, v
o
= v
2

v
o
v
o
v
o

0 v-
0 v-
v
2
-

BJT BIPOLAR JUNCTION TRANSISTOR

Fig. 5-5 Variacin en la I
C
y en el V
CE
como resultado de cambios en la I
B

60
50
40
30
20
0
2 4 6 10
I
c
(mA)
V
CE
(Volts)
Saturacin
Corte
Q
3

Q
2

Q
1

I
B
=400 A
I
B
=300 A
I
B
=200 A
B DC C
DC
E DC C
DC
B C E
I I
Beta
I I
Alfa
I I I
|
|
o
o
=
=
+ =
) (
) (

Corrientes del
transistor
Vi= 1Vpp

A
Q
B

40

30

20
0 2 4 6
6
Ic (mA)

I
CQ

400 A
300 A
200 A
V
CE
(volts)
V
CEQ


a.- BJT, Conducido a Saturacin
b.- BJT, Conducido a Corte
c.- BJT, Conducido a Corte y a Saturacin
I
C

V
CE

I
BQ

V
CEQ

I
CQ

I
C

V
CE

I
BQ

V
CEQ

I
CQ

I
C

V
CE

I
BQ

V
CEQ

I
CQ

Saturacin
Saturacin
Corte
Corte
Saturacin
Saturacin
Corte
Corte

POLARIZACIONES del transistor bipolar

4
5
0

V
CC

R
B

R
C

B
BE C
B
C E
C
BE CC
C
E
BE B
C C CC C
R
V V
I
I I
R
V V
I
V V
V V
R I V V
=
~
~
=
=
=
0

Por Realimentacin del
Colector
7
8
0
9

V
CC

R
C

R
E

R
B

B
B CC
B
E C
CD
B
E
BE CC
E
BE B E
C C CC C
BE E E B
R
V V
I
I I
R
R
V V
I
V V V
R I V V
V R I V
=
~
+
=
=
=
+ =
|

Con Realimentacin del
Emisor
R
B

R
E

V
CC

R
C

0
10
0

B
B
B
E C
E
BE EE
E
E E EE E
C C CC C
BE E B
R
V
I
I I
R
V V
I
R I V V
R I V V
V V V
=
~

~
+ =
=
+ =

De Emisor Comn
V
EE

I
C

I
E

I
B

V
CC

R
1

R
2

R
C

R
E

0
0
2
3
1

E CD
B
B
E C
E
E
E
BE B E
C C CC C
CC B
R
V
I
I I
R
V
I
V V V
R I V V
V
R R
R
V
|
~
~
=
=
=
(
+
~
2 1
2

Mediante Divisor de Voltaje

V
CC

R
C

R
B

11
0

B
BE CC
B
C E
B
BB CC
CD C
E
C C CC C
BE B
R
V V
I
I I
R
V V
I
V V
R I V V
V V
~
~
(

=
=
=
=
|
0

De Base

R1
100kohm
Q1
BJT_NPN_VIRTUAL
R2
22kohm
R3
4.7kohm
R4
470ohm
R5
330ohm
C1
1uF
12V
VCC
C2
100uF
V1
100mV 1000Hz 0Deg
R1
100kohm
R2
22kohm
R3
4.7kohm
R4
470ohm
R5
330ohm
C1
1uF
12V
VCC
C2
100uF
V1
100mV 1000Hz 0Deg
Q3
2N2222A

Amplificador en Emisor Comn

Usando el Software Multisim, diagrame el
circuito de la Fig. 1.

Con el osciloscopio observar y medir :
CH
1
Seal de entrada V
1

Ch
2
Seal de salida V
C

Cambiar el valor de R
4
= 120 y volver a
observar y medir

Cambiar el valor de R
4
= 2.2 K y volver a
observar y medir

Usando Multisim y el transistor BJT
2N2222A, implemente Fig. 2

Mismos pasos que ejercicio 1

Tambin aumente y disminuya la frecuencia de
la fuente de entrada en ambos casos
Amplificador con 2N2222A

Fig. 1
Fig. 2

R1
100kohm
Q1
BJT_NPN_VIRTUAL
R2
22kohm
R3
4.7kohm
R4
470ohm
R5
330ohm
C1
1uF
12V
VCC
C2
100uF
R6
100kohm
Q2
BJT_NPN_VIRTUAL
R7
22kohm
R8
4.7kohm
R9
1kohm
R10
330ohm
C3
1uF
12V
VCC
C4
100uF
V1
100mV 1000Hz 0Deg

R1
100kohm
R2
22kohm
R3
4.7kohm
R4
470ohm
R5
330ohm
C1
1uF
12V
VCC
C2
100uF
R6
100kohm
R7
22kohm
R8
4.7kohm
R9
1kohm
R10
330ohm
C3
1uF
12V
VCC
C4
100uF
V1
100mV 1000Hz 0Deg
Q3
2N2222A
Q1
2N2222A

Amplificadores en cascada
Usando Multisim implemente las dos figuras, 3 y 4; Observe y mida V
1
, V
C1
y V
C2

Fig. 3
Fig. 4

VCC
12V
R1
100k
R2
22k
RC
4.7k
RE1
470
RE2
330
VCC
3
0
0
1
2
4

Amplificador de voltaje con BJT 2N2222A, en emisor comn
Circuito de DC
A
R
V
I
mA
R R
V
I mA
R R
V V
I
V V
V V V R R I V V
V R R I V
R I V R I V
mA I I que ya
R I V R I V
V V V V
mA
R
V V
I
R I V V V V V
volts V
R R
R
V V
V V V
E CD
B
B
E C
CC
C
E C
CE CC
C
CE
CC CE E C C CC CE
CE E C C CC
E C CE C C CC
E C
E E CE C C CC
RE CE RC CC
E
BE B
E
E E BE RE BE R B
CC R B
R R CC
Mx
Mx
|
076 . 36
1818 . 2 8229 . 1
9364 . 1
12 ) (
) (
8299 . 1
8299 . 1
800
7 . 0 1639 . 2
1639 . 2 12
122000
22000
2
2 1
2
2
2 1
= ~
=
+
= =
+
=
=
= = + =
+ + =
+ + =
= ~
+ + =
+ + =
=
=
+ = + = =
=
(
=
(
+
~ =
+ =

C
B
E
Q
I
C

I
E

I
B

I
C

V
CE

VCEmx=12V
ICmx=2.18 mA
S: V
1
= 0V = GND; C
1
, C
2
, C
3
estaran
abiertos y nos queda el circuito siguiente

R1
100k
R2
22k
RC
4.7k
RE1
470
V1
100mV
1kHz
0Deg
3
0 0 0
1
0
0
RL
4.7k
0
2

Circuito de AC
C
B
E
S: V
CC
= 0V = GND; C
1
, C
2
, C
3
estaran
cerrados y nos queda el circuito siguiente

REDES GENERALES DE DOS PUERTOS

- PARAMETROS Z de Impedancia (Thevenin Thevenin)
- PARAMETROS Y de Admitancia (Norton Norton)
- PARAMETROS H Hbridos (Thevenin Norton)
- PARAMETROS G Hibrido Inverso ( Norton Thevenin)

CTO.
LINEAL
i
1
i
2

v
1
v
2
2

Z
11

i
1

Z
12
i
2

Z
22

Z
21
i
1

v
1

v
2

v
1
= Z
11
i
1
+ Z
12
i
2

v
2
= Z
21
i
1
+ Z
22
i
2

i
2

Y
11

Y
12
v
2

Y
21
v
1

Y
22

i
1
= Y
11
v
1
+ Y
12
v
2

i
2
= Y
21
v
1
+ Y
22
v
2

i
1

i
2

h
11

h
12
v
2

h
21
i
1

h
22

v
1

v
2

v
1
v
2

v
1
= h
11
i
1
+ h
12
v
2

i
2
= h
21
i
1
+ h
22
v
2

i
1

i
2

g
11

g
12
i
2

g
21
v
1

g
22

v
1

i
1

v
2

i
2

i
1
= g
11
v
1
+ g
12
i
2

v
2
= g
21
v
1
+ g
22
i
2

Z
Y
H
G

Configuracin en emisor comn

h
i
i
1
i
2

v
1
v
2

h
r
v
2

h
f
i
1

h
o

h
ie
i
b
i
c

v
b
v
c

h
re
v
c

h
fe
i
b

h
oe

v
1
= h
11
i
1
+ h
12
v
2
= h
i
i
1
+ h
r
v
2

i
2
= h
21
i
1
+ h
22
v
2
= h
f
i
1
+ h
o
v
2

v
b
= h
ie
i
b
+ h
re
v
c
i
c
= h
fe
i
b
+ h
oe
v
c

B
C
E
E
c
c
oe
b
c
fe
c
b
re
b
b
ie
v
i
h
i
i
h
v
v
h
i
v
h
b
i
c
v
b
i
c
v
=
= =
=
=
=
=
=
=
0
0
0
0
|

Impedancia de Entrada

Ganancia Inversa de Voltaje

Ganancia Directa de Corriente

Admitancia de Salida

TEOREMA DE MILLER

Al capacitor mostrado por encima del amplificador se le denomina capacitor
de retroalimentacin porque la seal amplificada de salida es retroalimentada
en la entrada. Cuando la ganancia A es elevada, la retroalimentacin altera
considerablemente la impedancia de entrada del amplificador

( )
( )
( )
( )
( ) A =
A
=
A
= = =
A
=
A
=
=
1
1 2
1
2
1
1
1
1
C C
fC fC
X
X
I
V
Z
X
I
V
X
V
X
V V
I
iM
iM
C
CIM
C
i
C
C
i
C
i
C
o i
C
t t

A
Vi Vo
CoM
CiM
+
-
+
-

A
C
Vi Vo
+
-
+
-
( )
A
A
=
=
=
1 C
C
X
V V
I
oM
C
i o
C


PARAMETRO h DESCRIPCIN CONDICIN

h
i
Resistencia de Entrada Salida en Corto
h
r
Razn de Retro. de voltaje Entrada Abierta
h
f
Ai Directa. Salida en Corto
h
o
Conductancia de Salida Entrada Abierta

CONFIGURACION PARAMETRO h

Emisor Comn h
ie
, h
re
, h
fe
, h
oe
Base Comn h
ib
, h
rb
, h
fb
, h
ob

Colector Comn h
ic
, h
rc
, h
fc
, h
oc

EMISOR COMN BASE COMN COLECTOR COMN

h
ie
= v
b
/ i
b
h
ib
= v
e
/ i
e
h
ic
= v
b
/ i
b

h
re
= v
b
/ v
c
h
rb
= v
e
/ v
c
h
rc
= v
b
/ v
e
h
fe
= i
c
/ i
b
h
fb
= i
c
/ i
e
h
fc
= i
e
/ i
b
h
oe
= i
c
/ v
c
h
ob
= i
c
/ v
c
h
ob
= i
e
/ v
e

PARAMETRO PARMETRO
MNIMO MXIMO

h
ie
1 KO 10 KO
h
re
0.5 x 10
-4
8 x 10
-4

h
fe
100 400
h
oe
1S 23S


AMPLIFICADOR OPERACIONAL

El amplificador operacional es una unidad electrnica que se comporta como una fuente de voltaje controlada por
voltaje.

Un amplificador operacional es un elemento de circuito activo que se disea para efectuar operaciones matemticas
de suma, sustraccin, multiplicacin, divisin, diferenciacin e integracin.

Caractersticas Ideales de un Amplificador Operacional:

Zi Impedancia de entrada infinita
Zo 0 Impedancia de salida cero
v
Ganancia de voltaje infinita
w Hz Ancho de banda infinito

-
+
Terminal
Inversora
Terminal No
Inversora
Salida

IN-
IN+ (3)
OUT (6)
(2)
UA741
-V
EE

V
CC

V
EE

GND.
GND.
-V
EE

V
CC

12 V
12 V
+
+
-
-
GND
V
CC


Distribucin de instrumentos para prctica con amplificadores operacionales:

Recuerda usar alambre telefnico en todas las puntas de los instrumentos
-V
EE

V
CC

V
EE

GND.
-V
EE

V
CC

12 V
12 V
+
+
-
-
GND.
V
CC

Gen.
Seal
+
-
Osc
Ch1
+
-
Osc
Ch2
+
-
Alambres telefnicos
Puntas de Generador
UA741
Puntas del Osciloscopio
Configuracin
Seguidor
1. Seleccionar V
CC
= 12 V y V
EE
= 12 V, use el multmetro, Tambin libere corriente. Desenergice la fuente de poder.
2. Inserte el circuito integrado. Polarice al uA741, pin 7 a V
CC
y pin 4 a - V
EE
(ver figura)
3. Unir con un conductor la terminal inversora con la salida. (el pin 2 con el pin 6)
4. Energice Generador y Osciloscopio, seleccione v
1
= 20 mV
p
, 1 KHz, Puede hacerlo en el pin 3 de uA741 (ver Figura)
5. Conectar el canal 1 (amarillo), en paralelo con la entrada v
1
(ver figura)
6. Conectar el canal 2 (azul), en paralelo con la salida, pin 6 y tierra. (ver figura)
7. Energice fuente de poder. (Observe si no hay cada de voltaje en la caratula de la fuente)
8. Energice al generador y libere v
1
.
9. Energice al osciloscopio.
10. Observe formas de entrada y salida
11. Comprobar que v
2
=v
1
.

Configuracin seguidor.- Implementar la configuracin seguidor y demostrar que el voltaje de salida es igual a la
seal de entrada.

1 2 1
v v v v v = = =
u

1
1
2
2
2
2
1
1
2 1
; 0 ; ; v
R
R
v V v v
R
v v
R
v v
i i = = =
=
u
u u

Seguidor

Inversor
1 3
v v =
v
1

v
2

1
2
1
2
v
R
R
v =
i
1

i
2


1
1
2
2 1
1 2
2
2 1
1 ; ;
0
; v
R
R
v v v v
R
v
R
v v
i i
(
+ = = =
u
u

( )
2 1 3 3 2 1
3
3
1
2
1
1
3 2 1
; ; 0 ; ; v v v R R R V v v
R
v v
R
v v
R
v v
i i i + = = = = =
= +

u
u u

No Inversor
Sumador
v
1

v
3

) (
2 1 3
v v v + =
v
1

v
2

1
2
2
2
1
1 v
R
R
v
(
+ =
v
2

i
2

i
1

i
1

i
2

i
3


1 2 3
2
4 3
2
4 2
3 1
4 3 2 1
3
3
1
1
3 1
2
;
0
;
2
; ;
v v v v v
v
v
R
v
R
v v
i i
v v
v R R R R
R
v v
R
v v
i i
= = =
=
+
= = = =
=

u
u
u u

Restador
Sumador-Restador
v
1

v
3

1 2 3
v v v =
v
2

v
1

v
5

( ) ( )
2 1 4 3 5
v v v v v + + =
v
2

v
3

v
4

i
1

i
2

i
3

i
4

i
1

i
2

i
3

i
4

i
6

i
3


K d v
RC
v xd
S
x
d
d
S
SC
Z R Z v
Z
Z
v V v v
R
v
R
v v
i i
t t
t
+ = = =
= = = = =
=
} }
1 2
2 1 1
2
1
2
1 2
2
2 1
1
;
1
;
1
; ; ; 0 ;
0
;
u
u u

Integrador
Diferenciador
v
2

v
2

K d v
RC
v
t
+ =
}
1 2
1

t
d
dv
RC v
1
2
=
i
1

i
2


R5
1k
R6
1k
R7
1k
R8
1k
0
9
8
7
V3
2 V
0
11
V4
5 V
10
0
U5
DC 10M 6.000
V
+
-
12
0

) ( 2
2 2
:
2 2
0
;
3 4
4 3
4 3
8 7 6 5 4 2 2 3 1 1
7
2
8
2
5
1
6
1
7 8 5 6
v v v
v v v
Igualando
v v v v v
R R R R v v v v v v
R
v v
R
v v
R
v
R
v v
i i i i
salida
salida
salida x x
x salida x
=
=
= =
= = = = = = =
=

=
= =
u u
u u u u

DOBLE RESTADOR:

V
5
= 2 ( V
4
V
3
)

R
5
= R
6
= R
7
= R
8
= 1 k
i
8

i
7

i
6

i
5

v
3

v
x
1
1
v
v
u
2
2
v
v
u

Aplicaciones del Timer NE555

Dd



II.- ELECTRNICA DIGITAL
Sistema Binario, Algebra Booleana, Ctos Combinacionales, Ctos. Secuenciales
Diferentes sistemas numricos:

- Binario base 2 (0, 1); 1010
2

- Octal base 8 (0, 1, 2, 3, 4, 5, 6, 7); 741
8

- Decimal base 10 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9); 1999
- Hexadecimal base 16 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F); BEBE
H

NOTACION POSICIONAL

N = ( a
n-1
a
n-2
... a
1
a
0
. a
-1
a
-2
... a
-m
)
r

. Punto que separa enteros de fracciones
r Base
n Nmero de dgitos enteros a la izquierda del punto
m Nmero de dgitos fraccionarios
a
n-1
Dgito ms significativo (MSD)
a
-m
Dgito menos significativo (LSD)

Notacin Polinomial.

=
=
1 n
m i
i
i
r a N

a
i
Dgito entero i cuando 0 1 > > i n
a
i
Dgito fraccionario i cuando m i > > 1

CONVERSIONES DE SISTEMA NUMERICOS.

- 10 1010
2

Por divisin sucesiva:
10 0
5 1
2 0
1 1

- 16F.0D
H
________
10

13*16
-2
+15*16
0
+6*16
1
+1*16
2
= 367.05078
- 10.5 1010.10
2

10 0
5 1
2 0
1 1

0.5*2 = 1.0
0*2 = 0.0

COMPLEMENTOS:

- complemento N r r
n

- complemento N r r r
m n

1

DECIMAL BINARIO OCTAL
COMPLEMENTO r
COMPLEMENTO r-1
10
9
2
1
8
7

EJEMPLOS:

- Obtenga el complemento a 10 ( r ) de la cantidad 1998

N r
n

r Base
n Numero de dgitos enteros
N Cantidad

10
4
1998 = 10000 1998 = 8002

- Complemento de 8002

10
4
8002 = 1998

OBTENGA EL COMPLEMENTO A 2 DE:

- 1101
2

r
11
2

1000
2

r
1000
2
101110
2

r
10010
2

= 2
4
1101
2
= 0011
2
= 2
4
1000 = 1000
2

= 2
6
10110 = 10010
2

= 16 13 = 3 = 16 8 = 8
= 64 46 = 18
- 1010
2

r
110
2
1010.1
r
0101.1
2

= 2
4

1010 = 110
2
= 2
4
1010.1 = 0101.1
= 16 10 = 6 = 16 10.5 = 5.5
FORMA RAPI DA DEL COMPLEMENTO A DOS.- Dirigirse al bit menos significativo y observe si
es cero o si es uno, si es cero no cambia pero si es uno, el primer uno se deja igual y a partir de ah los
dems cambian de cero a uno y de uno a cero.

- 1011
2

r
0101
2
10100
2

r
01100
2
1111
2

r
0001
2


LGEBRA BOOLEANA

Es un conjunto de variables, las cuales pueden operarse con suma lgica, producto lgico o negacin
( ' , ,- + ); y cuyos elementos son 0 y 1. En resumen: { } 1 0, ; ' , , ; + - B

* multiplicacin lgica (AND) ' negacin (NOT)
+ suma lgica (OR) B conjunto de variables Booleanas.

1.2.4 Axiomas de Boole

No. Nombre Multiplicacin Suma
A
1
Idempotencia X - X = X X + X = X
A
2
Conmutativa X - Y = Y - X X + Y = Y + X
A
3
Asociativa X - (Y - Z) = (X - Y) - Z X + (Y + Z) = (X + Y) + Z
A
4
Absortiva X - (X + Y) = X X + (X - Y) = X
A
5
Distributiva X - (Y + Z) = X - Y + X - Z X + (Y - Z) = (X + Y) - (X + Z)
A
6
Elemento Nulo X - 1 = X X + 0 = X
A
7
Complemento X - X' = 0 X + X' = 1

Teoremas de Demorgan

( )
( )
' ' '
' ' '
...... ' ...... )
...... ' ...... )
n n
n n
X X X X X X b
X X X X X X a
+ + + = - - -
- - - = + + +
2 1 2 1
2 1 2 1

Teorema de Shannon

( ) ( ) ( ) + - = - + , , ,..., , ' , , ,..., ,
' ' '
n n
X X X f X X X f
2 1 2 1

Teoremas de Expansin

( ) ( ) ( )
( ) ( ) | | ( ) | |
n n n
n n n
X X f X X X f X X X X f b
X X f X X X f X X X X f a
,..., , ,..., , ,..., , )
,..., , ,..., , ,..., , )
'
'
2 1 2 1 2 1
2 1 2 1 2 1
1 0
0 1
+ + =
- + - =


1.2.6.2 MAPAS DE KARNAUGH.- Mtodo tabular para simplificar funciones Booleanas

Mapa para una variable, f (A)

Mapa para 2 variable, f (B, A)

Mapa para 3 variables, f (C, B, A)

Mapa para 4 variables, f (D, C, B, A)

Mapa para 5 variables, f (E, D, C, B, A)
E' E E' E

Mapa para 6 variables, f (F, E, D, C, B, A)

E' E F'ED'C'BA'
0 1 0 0 1 0
18
F'

F

FE'D'CB'A
1 0 0 1 0 1
37
D D'

D
D' D
0 1

D
D' D
0 1

A' A
B' B'A' B'A
B BA' BA

A' A
B' 00 01
B 10 11

A' A
B' 0 1
B 2 3

B'A' B'A BA BA'
C'
C

B'A' B'A BA BA'
C' 000 001 011 010
C 100 101 111 110

C/BA
00 01 11 10
0 0 1 3 2
1 4 5 7 6

B'A' B'A BA BA'
D'C'
D'C
DC
DC'

B'A' B'A BA BA'
D'C' 0000 0001 0011 0010
D'C 0100 0101 0111 0110
DC 1100 1101 1111 1110
DC' 1000 1001 1011 1010

DC/BA
00 01 11 10
00 0 1 3 2
01 4 5 7 6
11 12 13 15 14
10 8 9 11 10

B'A' B'A BA BA'
D'C'
D'C
DC
DC'

B'A' B'A BA BA'
D'C'
D'C
DC
DC'

00 01 11 10
00 0 1 3 2
01 4 5 7 6
11 12 13 15 14
10 8 9 11 10

00 01 11 10
16 17 19 18
20 21 23 22
28 29 31 30
24 25 27 26

DC/BA
00 01 11 10
00 0 1 3 2
01 4 5 7 6
11 12 13 15 14
10 8 9 11 10

00 01 11 10
00 32 33 35 34
01 36 37 39 38
11 44 45 47 46
10 40 41 43 42

00 01 11 10
16 17 19 18
20 21 23 22
28 29 31 30
24 25 27 26

00 01 11 10
48 49 51 50
52 53 55 54
60 61 63 62
56 57 59 58

Obtencin de la Ecuacin Simplificada

Agrupar mintrminos adyacentes
El nmero de mintrminos agrupados
debe provenir de 2
n

Todo mintrmino expuesto en el
mapa debe estar representado en la
ecuacin simplificada
Recomendado hasta para 5 variables

Ejemplo 1.- Simplificar la funcin f
0
por el mtodo de Quine McCluskey

( ) ( ) ( )

+ =
d m
x x x x x f 22 20 11 31 29 21 18 17 14 10 8 7 6 5 4 2 0
5 4 3 2 1 0
, , , , , , , , , , , , , , , , , ,
,

Indice

Decimal
Representacin binaria
de cada termino
Nmeros
decimales

1 Reduccin
Nmeros
decimales

2 Reduccin
0 0 0 0 0 0 0 \ 0, 2 0 0 0 - 0 \ 0, 2, 4, 6 0 0 - - 0 E
1 2 0 0 0 1 0 \ 0, 4 0 0 - 0 0 \ 0, 2, 8, 10 0 - 0 - 0 F
4 0 0 1 0 0 \ 0, 8 0 - 0 0 0 \ 2, 6, 10, 14 0 - - 1 0 G
8 0 1 0 0 0 \ 2, 6 0 0 - 1 0 \ 2, 6, 18, 22 - 0 - 1 0 H
2 5 0 0 1 0 1 \ 2, 10 0 - 0 1 0 \ 4, 5, 6, 7 0 0 1 - - I
6 0 0 1 1 0 \ 2, 18 - 0 0 1 0 \ 5, 5, 20, 21 - 0 1 0 - J
10 0 1 0 1 0 \ 4, 5 0 0 1 0 - \ 4, 20, 6, 22 - 0 1 - 0 K
17 1 0 0 0 1 \ 4, 6 0 0 1 - 0 \
18 1 0 0 1 0 \ 4, 20 - 0 1 0 0 \
20 1 0 1 0 0 \ 8, 10 0 1 0 - 0 \
3 7 0 0 1 1 1 \ 5, 7 0 0 1 - 1 \
11 0 1 0 1 1 \ 5, 21 - 0 1 0 1 \
14 0 1 1 1 0 \ 6, 7 0 0 1 1 - \
21 1 0 1 0 1 \ 6, 14 0 - 1 1 0 \
22 1 0 1 1 0 \ 6, 22 - 0 1 1 0 \
4 29 1 1 1 0 1 \ 10, 14 0 1 - 1 0 \
5 31 1 1 1 1 1 \ 10, 11 0 1 0 1 - A
17, 21 1 0 - 0 1 B
18, 22 1 0 - 1 0 \
20, 21 1 0 1 0 - \
20, 22 1 0 1 - 0 \
21, 29 1 - 1 0 1 C
29, 31 1 1 1 - 1 D

0 2 4 5 6 7 8 10 14 17 18 21 29 31
A x
*B x
C x x
*D x
E x x x x
*F x x x
*G x x x
*H x x
*I x x x
J x x x
K x x
NOTA: En esta tabla no aparecen los m
d
(11, 20, 22)

( )
( )
3 2 1 5 4 2 5 4 1 5 3 1 5 3 2 1 5 4 2 1 5 4 3 2 1 0
5 4 3 2 1 0
X X X X X X X X X X X X X X X X X X X X x x x x x f
I H G F D B x x x x x f
' ' ' ' ' ' ' ' ' ' '
,
,
, , ,
* * * * * * , , ,
+ + + + + =
+ + + + + =

Una vez ordenadas las
representaciones binarias
(tercera columna), iniciar las
comparaciones
Al comparar una representacin
binaria, marcarla con \
En 2 reduccin, s aparece una
comparacin ya existente, es
redundante y no la considere.
Clasificar con una literal las
reducciones no comparadas
Observe las columnas de
reduccin, ah los renglones:
B, D, F, G, H, e I son el
resultado simplificado.

CIRCUITOS COMBINACIONALES.

X
1
Z
1
: :
X
n
Z
n

Diagrama a bloque de los circuitos combinacionales.

COMPUERTAS LGICAS.
Compuerta Smbolo Tabla de verdad Ecuacin Analoga

AND

B A Y - =

OR

Y = A + B

NOT

Y = A = A

NAND

Y = (A*B)=
AB
= A' + B'

OR-EX

Y = A B =
AB+ AB

A B Y
0 0
0 1
1 0
1 1
0
0
0
1

A B Y
0 0
0 1
1 0
1 1
0
1
1
1

A Y
0
1
1
0

A B Y
0 0
0 1
1 0
1 1

1
1
1
0

A B Y
0 0
0 1
1 0
1 1
1
0
0
0

A B Y
0 0
0 1
1 0
1 1
0
1
1
0

B A Y + =
= (A+B)'
=A' * B'

NOR

LGICA

COMBINACIONAL

2.3 DISEO DE UN MEDIO SUMADOR BINARIO.

A C(A,B) =
m
(3) A*B
+ B S(A,B) =
m
(1,3) = AB + AB A B
C S

SUMADOR BINARIO COMPLETO.

C
in
C
out
=
m
(3,5,6,7) = C
in
AB + C
in
AB + C
in
AB+ C
in
AB
+ A S =
m
(1,24,7) = C
in
AB + C
in
AB+ C
in
AB+ C
in
AB
B C
out
AB + ( A B ) Cin
C
out
S S C
in
( A B )

Circuito combinacional de un sumador completo

2.4 MEDIO RESTADOR BINARIO.

A |(A,B) =
m
(1) = AB
- B D(A,B) =
m
(1,2) = AB + AB
| D D A B
A B C S

0 0
0 1
1 0
1 1

0 0
0 1
0 1
1 0

0
1
2
3
C
in
A B C
out
S
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
0 1
0 1
1 0
0 1
1 0
1 0
1 1
Tabla con variables de entrada y
funciones Booleanas de salida
Entradas Salidas
0
1
2
3
4
5
6
7
A B | D
0 0
0 1
1 0
1 1
0 0
1 1
0 1
0 0

0
1
2
3


2.8 FAMILIAS LGICAS

RTL Resistor Transistor Logic
DTL Diode Transistor Logic
TTL Transistor Transistor Logic
CTL Complementary Transistor Logic
ECL Emitter Coupled Logic
MOS Metal Oxide Semiconductor
CMOS Complementary Metal Oxide Semiconductor
IIL Integrated Injection Logic

TABLA COMPARATIVA ENTRE FAMILIAS

Familia
Lgica

Compuerta
Tiempo de
Propagacin
(ns)
Potencia
Disipada
(mW)
Margen de
Ruido
(V)

Tpico
Fan In

Tpico
Fan Out
RTL NOR 50 10 0.2 3 4
DTL NAND 25 15 0.7 8 8
TTL NAND 10 20 0.4 8 12
CTL AND 5 50 0.4 5 25
ECL OR/NOR 2 50 0.4 5 25
MOS NAND 250 < 1 2.5 10 5
CMOS NOR 30 0.05 W 45 % del V
DD
10 100
IIL NOR 40 < 1 0.35 16 8

SERIES TTL:

Bsica 54/74
High - Speed 54H/74H
Low Power Disipation 54L/74L
Very High Speed 54S/74S
Low Power & Very High Speed 54LS/74LS
Super Schottky 54SS/74SS

TABLA COMPARATIVA ENTRE SERIES TTL

Serie
Tiempo de
Propagacin
(ns)
Potencia
Disipada
(mW)
54/74 10 10
54H/74H 66 22
54L/74L 33 1
54S/74S 3 19
54LS/74LS 9.5 3
54SS/74SS < 2 22

INTEGRACIN:

SSI.- Small Escale Integration (1-12 Compuertas)
MSI.- Medium Sacle Integration (13-99)
LSI.- Large Scale Integration (100-1000)
VLSI.- Very Large Scale Integration (>1000)


Diseo de un circuito combinacional que sume dos trminos, cada uno de ellos de 2 bits.

B
1
B
0

B
1
+ A
1
A
0

B
0
F
2
F
2
F
1
F
0

F
1

A
1
F
0

A
0

B
1
B
0
A
1
A
0
F
2
F
1
F
0

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
0 0 1
0 1 0
0 1 1
1 0 0
0 1 0
0 1 1
1 0 0
1 0 1
0 1 1
1 0 0
1 0 1
1 1 0

B + A
=
=
4
1
0
) 14 , 12 , 11 , 9 , 6 , 4 , 3 , 1 (
n
F B
0
A
0

=
=
4
1
1
) 15 , 12 , 9 , 8 , 6 , 5 , 3 , 2 (
n
F (B
0
A
0
) (B
1
A
1
)
=
=
4
1
2
) 15 , 14 , 13 , 11 , 10 , 7 (
n
F

A1 A0

00 01 11 10
B1 B0
00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0

F
0
= B
0
A
O
+B
0
A
0

= B
0
A
0

A1 A0

00 01 11 10
B1 B0
00 0 0 1 1
01 0 1 0 1
11 1 0 1 0
10 1 1 0 0
F
1
= B
1
B
0
A
1
+ B
1
A
1
A
0
+
B
1
B
0
A
1
+ B
1
A
1
A
0
+
B
1
B
0
A
1
A
0
+ B
1
B
0
A
1
A
0

= B
1
A
1
(B
0
+ A
0
)
+ B
1
A
1
(B
0
+ A
0
)
+ B
0
A
0
(B
1
A
1
+ B
1
A
1
)
= (B
0
+ A
0
)( B
1
A
1
+ B
1
A
1
)
+ B
0
A
0
(B
1
A
1
+ B
1
A
1
)
= (B
0
A
0
)(B
1
A
1
)
+ (B
0
A
0
)(B
1
A
1
)

= (B
0
A
0
) (B
1
A
1
)

A1 A0

00 01 11 10
B1 B0
00 0 0 0 0
01 0 0 1 0
11 0 1 1 1
10 0 0 1 1

F
2
= B
1
A
1
+ B
1
B
0
A
0
+ B
0
A
1
A
0


2.12 DECODIFICADOR BINARIO A BINARIO EXCESO 3 (DISEO).

D C B A f
1
f
2
f
3
f
4
f
5
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
0 1 0 1 0
0 1 0 1 1
0 1 1 0 0
0 1 1 0 1
0 1 1 1 0
0 1 1 1 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0

f
5
(D,C,B,A) = ( )
=
4
1
14 12 10 8 6 4 2 0
n
, , , , , , ,
f
4
(D,C,B,A) = ( )
=
4
1
15 12 11 8 7 4 3 0
n
, , , , , , ,
f
3
(D,C,B,A) = ( )
=
4
1
12 11 10 9 4 3 2 1
n
, , , , , , ,
f
2
(D,C,B,A) = ( )
=
4
1
12 11 10 9 8 7 6 5
n
, , , , , , ,
f
1
(D,C,B,A) = ( )
=
4
1
15 14 13
n
, ,

DC/BA
00 01 11 10
00 1 0 0 1
01 1 0 0 1
11 1 0 0 1
10 1 0 0 1

f
5
A
DC/BA
00 01 11 10
00 1 0 1 0
01 1 0 1 0
11 1 0 1 0
10 1 0 1 0

f
4
BA + BA
DC/BA
00 01 11 10
00 0 1 1 1
01 1 0 0 0
11 1 0 0 0
10 0 1 1 1

f
3
CA + CB + CBA
DC/BA
00 01 11 10
00 0 0 0 0
01 0 1 1 1
11 1 0 0 0
10 1 1 1 1

f2 DC+DBA+ DCA+DCB
DC/BA
00 01 11 10
00 0 0 0 0
01 0 0 0 0
11 0 1 1 1
10 0 0 0 0

f
1
DCA + DCB

2.13 DECODIFICADOR BINARIO A BCD (DISEO).

DECIMAL
ENTRADAS
D C B A
SALIDAS
E1 D1 C1 B1 A1
0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 1
2 0 0 1 0 0 0 0 1 0
3 0 0 1 1 0 0 0 1 1
4 0 1 0 0 0 0 1 0 0
5 0 1 0 1 0 0 1 0 1
6 0 1 1 0 0 0 1 1 0
7 0 1 1 1 0 0 1 1 1
8 1 0 0 0 0 1 0 0 0
9 1 0 0 1 0 1 0 0 1
10 1 0 1 0 1 0 0 0 0
11 1 0 1 1 1 0 0 0 1
12 1 1 0 0 1 0 0 1 0
13 1 1 0 1 1 0 0 1 1
14 1 1 1 0 1 0 1 0 0
15 1 1 1 1 1 0 1 0 1

DC/BA 00 01 11 10
00 0 1 1 0
01 0 1 1 0
11 0 1 1 0
10 0 1 1 0
A1 A

DC/BA 00 01 11 10
00 0 0 0 0
01 1 1 1 1
11 0 0 1 1
10 0 0 0 0
C1 D C + CB

DC/BA 00 01 11 10
00 0 0 0 0
01 0 0 0 0
11 1 1 1 1
10 0 0 1 1
E1 DC + DB

2.14 DECODIFICADOR BCD A 7 SEGMENTOS (DISEO).

DC/BA 00 01 11 10
00 0 0 1 1
01 0 0 1 1
11 1 1 0 0
10 0 0 0 0

B1 DB + DCB

DC/BA 00 01 11 10
00 0 0 0 0
01 0 0 0 0
11 0 0 0 0
10 1 1 0 0

D1 DCB


Introduccin: Una vez que ya hemos visto como funcionan los decodificadores sera interesante saber
como se despliegan los nmeros digitales en un reloj. Pues bien ya se ha comentado que los relojes
digitales trabajan con el sistema binario, bien, el cdigo BCD es un sistema binario codificado en
decimal y para que se vea en dgitos decimales se requiere de un decodificador BCD a 7 segmentos.
Esto resulta de gran ayuda porque si no, tendramos que leer la hora en binario y despus tener que
transformarla a decimal mentalmente.

D C B A f
g
f
f
f
e
f
d
f
c

f
b
f
a

0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 1 1 1 1 1 1
0 0 0 0 1 1 0
1 0 1 1 0 1 1
1 0 0 1 1 1 1
1 1 0 0 1 1 0
1 1 0 1 1 0 1
1 1 1 1 1 0 1
0 0 0 0 1 1 1
1 1 1 1 1 1 1
1 1 0 1 1 1 1

B

fa (D,C,B,A) =
( )

=
=
+ + +
+
4
1
4
1
' '
) 15 , 14 , 13 , 12 , 11 , 10 ( 9 , 8 , 7 , 6 , 5 , 3 , 2 , 0
n
n
X m
A C CA B D

fb (D,C,B,A) =
( )
=
+ + =
4
1
9 8 7 4 3 2 1 0
n
BA A B C ' ' ' , , , , , , ,

fc (D,C,B,A) =
( )
=
+ + =
4
1
9 8 7 6 5 4 3 1 0
n
C A B' , , , , , , , ,

fd (D,C,B,A) =
( )
=
+ + + + =
4
1
9 , 8 , 6 , 5 , 3 , 2 , 0
n
A CB BA A C B C D

fe (D,C,B,A) =
( )
=
+ =
4
1
8 6 2 0
n
A C BA ' ' ' , , ,

ff (D,C,B,A) =
( )
=
+ + + =
4
1
' ' ' ' 9 , 8 , 6 , 5 , 4 , 0
n
CA CB A B D

fg (D,C,B,A) =
( )
=
+ + + =
4
1
' ' ' 9 , 8 , 6 , 5 , 4 , 3 , 2
n
B C BA CB D

DC/BA
00 01 11 10
00 1 0 1 1
01 0 1 1 1
11 x x x x
10 1 1 x x

fa D + B + CA + CA
a
b
c
b
d
e
f
g
DC/BA
00 01 11 10
00 1 1 1 1
01 1 0 1 0
11 x x x x
10 1 1 x x

fb C + BA + BA
DC/BA
00 01 11 10
00 1 1 1 0
01 1 1 1 1
11 x x x x
10 1 1 x x

fc B + A + C
DC/BA
00 01 11 10
00 1 0 1 1
01 0 1 0 1
11 x x x x
10 1 1 x x

fd D + CB + CA + BA + CBA
DC/BA
00 01 11 10
00 1 0 0 1
01 0 0 0 1
11 x x x x
10 1 0 x x

fe CA + BA
DC/BA
00 01 11 10
00 1 0 0 0
01 1 1 0 1
11 x x x x
10 1 1 x x

ff D + BA + CB + CA
DC/BA
00 01 11 10
00 0 0 1 1
01 1 1 0 1
11 x x x x
10 1 1 x x

fg D + CB+BA+ CB

ALU.- Arithmetic Logic Unit, Unidad Lgica Aritmetica.- Circuito combinacional cuya funcin es
efectuar operaciones lgicas o aritmticas.

F
2
(S,D,C,B,A) = ( 19,22,23,25,26,27,28,29,30,31 )
F
1
(S,D,C,B,A) = ( 2,3,6,7,8,9,12,13,17,18,20,21,24,27,30,31 )
F
0
(S,D,C,B,A) = ( 1,3,4,6,9,11,12,14,16,18,21,23,24,26,29,31 )

A
1
A
0
B
1
B
0

F
2
F
1
F
0

S
ALU
D C B A
S Operacin

0 Lgica A B

1 Aritmtica A + B + 1
S D C B A F
2
F
1
F
0

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31

0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
0 1 0 1 0
0 1 0 1 1
0 1 1 0 0
0 1 1 0 1
0 1 1 1 0
0 1 1 1 1

1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
1 0 0 1 1
1 0 1 0 0
1 0 1 0 1
1 0 1 1 0
1 0 1 1 1
1 1 0 0 0
1 1 0 0 1
1 1 0 1 0
1 1 0 1 1
1 1 1 0 0
1 1 1 0 1
1 1 1 1 0
1 1 1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
0 0 1
0 0 0
0 1 1
0 1 0
0 1 0
0 1 1
0 0 0
0 0 1
0 1 1
0 1 0
0 0 1
0 0 0

0 0 1
0 1 0
0 1 1
1 0 0
0 1 0
0 1 1
1 0 0
1 0 1
0 1 1
1 0 0
1 0 1
1 1 0
1 0 0
1 0 1
1 1 0
1 1 1

ALU de 2 bits y dos operaciones
Ecuacin Cannica Ecuacin Simplificada
0 0 1 1
0 0 1 1
1 1 0 0
1 1 0 0

S S
00 01 11 10
00
01
11
10
DC
BA
0 1 0 1
1 1 0 0
0 0 1 1
1 0 1 0

F1 SDB + SDB + SDB + SDCB
+ SDBA + SDBA + SDCB
+ DCBA + DCBA
0 0 0 0
0 0 0 0
0 0 0 0
0 0 0 0

S S
00 01 11 10
00
01
11
10
DC
BA
0 0 1 0
0 0 1 1
1 1 1 1
0 1 1 1

F2 = SDC + SDA + SDB + SCB + SBA
0 1 1 0
1 0 0 1
1 0 0 1
0 1 1 0

S S
00 01 11 10
00
01
11
10
DC
BA
1 0 0 1
0 1 1 0
0 1 1 0
1 0 0 1

F0 SCA + SCA + SCA +SCA
S C A

FUNCIONES SIMPLIFICADAS Y EN ABEL Advanced Boolean Expression Language, Lenguaje de compilacin para la programacin de PLDs; un tipo de lenguaje de
descripcin Hardware:
F2 = S&D&C # S&D&A # S&D&B # S&C&B # S&B&A ;
F1 = S&D&!B # !S&!D&B # S&D&B # S&!D&C&!B # S&!D&!B&A # S&D&B&A # S&D&C&B # !D&!C&B&!A # D&!C&!B&!A;
F0 = S $ C $ A;
A
1
A
0
B
1
B
0


CIRCUITOS SECUENCIALES

:

Diagrama a bloque de los circuitos secuenciales.

x
1
, ..., x
n
entradas
z
1
, ..., z
m
salidas
y
1
, ..., y
r
Estado presente
Y
1
, ..., Y
r
Estado siguiente

En la prctica los diagramas y las tablas de estados se etiquetan con smbolos en lugar de vectores. Consideremos un
circuito secuencial con dos variables de estado presente y
1
y y
2
. Entonces:

(
=
2
1
y
y
y por tanto el vector y puede tener cualquiera de los estados posibles:

D y C y B y A y =
(
= =
(
= =
(
= =
(
=
1
1
0
1
1
0
0
0

As, el circuito secuencial slo tiene 4 estados posibles, y que llamamos A, B, C, y D. En general, si r representa el nmero
de dispositivos de memoria en un circuito con Ns estados, podemos escribir:

r r
Ns 2 2
1
s (

(
(
(
(
=
(
(
(
(
=
(
(
(
(
=
(
(
(
(
=
n n n n
Y
Y
Y
y
y
y
z
z
z
x
x
x
:
Y
:
y
:
z
:
x
2
1
2
1
2
1
2
1

LGICA

COMBINACIONAL

MEMORIA

z = g ( x, y )

Y = h ( x, y )
x
1
:
x
n

z
1
:
z
m

y
1
. . . y
r

Y
r
. . . Y
1


FLIP - FLOP's

- SR (SET- RESET)
- JK
- D
- T

FF-SR
TABLA DE FUNCION TABLA COMPARATIVA DE ESTADOS

SI MBOLO:

CK SALIDAS

FF-JJ

TABLA DE FUNCI ON: COMPARATI VA DE ESTADOS:

S R Q
n+1

0 0
0 1
1 0
1 1
Q
n
0
1
no permitido

Q
n
Q
n+1
S R
0 0

0 1
1 0
1 1

0 0
0 1
1 0
0 1
0 0
1 0

Q
n
Q
n+1
S R
0 0
0 1
1 0
1 1
0 X
1 0
0 1
X 0

S R Q
n
Q
n+1

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

0
1
0
0
1
1
No
Permitidos

J K Q
n+1

0 0
0 1
1 0
1 1
Q
n
0
1
Q
n

Q
n
Q
n+1
J K
0 0

0 1

1 0

1 1

0 0
0 1
1 0
1 1
0 1
1 1
0 0
1 0

Q
n
Q
n+1
J K
0 0
0 1
1 0
1 1
0 X
1 X
X 1
X 0

J K Q
n
Q
n+1

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0


Ejercicio Diseo de un contador binario asncrono, de secuencia 31, 29, 27, 25, 23, 21, 19, 17, 15, 13,
11, 9, 7, 5, 3, 1 y se anille. Use para ello FF-JK.

FFs Salidas

Decimal

Q
D
Q
C
Q
B
Q
A

f
E
f
D
f
C
f
B
f
A

0 0 0 0 0 1 1 1 1 1 31
1 0 0 0 1 1 1 1 0 1 29
2 0 0 1 0 1 1 0 1 1 27
3 0 0 1 1 1 1 0 0 1 25
4 0 1 0 0 1 0 1 1 1 23
5 0 1 0 1 1 0 1 0 1 21
6 0 1 1 0 1 0 0 1 1 19
7 0 1 1 1 1 0 0 0 1 17
8 1 0 0 0 0 1 1 1 1 15
9 1 0 0 1 0 1 1 0 1 13
10 1 0 1 0 0 1 0 1 1 11
11 1 0 1 1 0 1 0 0 1 9
12 1 1 0 0 0 0 1 1 1 7
13 1 1 0 1 0 0 1 0 1 5
14 1 1 1 0 0 0 0 1 1 3
15 1 1 1 1 0 0 0 0 1 1

BA
00 01 11 10
DC 00 1 1 1 1
01 0 0 0 0
11 0 0 0 0
10 1 1 1 1

f
D
= Q'
C

00 01 11 10
00 1 1 0 0
01 1 1 0 0
11 1 1 0 0
10 1 1 0 0

f
C
= Q'
B

00 01 11 10
00 1 0 0 1
01 1 0 0 1
11 1 0 0 1
10 1 0 0 1

f
B
= Q
A

00 01 11 10
00 1 1 1 1
01 1 1 1 1
11 1 1 1 1
10 1 1 1 1

f
A
= 1

Q

00 01 11 10
00 1 1 1 1
01 1 1 1 1
11 0 0 0 0
10 0 0 0 0

f
E
= Q'
D

Fig. 2.5.3b Circuito para contador asncrono 31, 29, 27, .... 7, 5, 3, 1

1 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3

Carta de tiempo
Clk
f
A

f
B

f
C

f
D

f
E

f
E
f
D
f
C
f
B
f
A

QD QC QB QA

Contador Sncrono
Diseo de un contador binario sncrono y de secuencia 0, 2, 4, 6, 8, 10, 12, 14, y se anille. Use para
ello FF-JK.

Declarar en una tabla los estados implicados:

Vaciar funciones a mapas de Karnaugh y simplificar:

ESTADOS CONDICIONES JKs

Decimal
Q
D
Q
C
Q
B
Q
A
J
D
K
D
J
C
K
C
J
B
K
B
J
A
K
A

0 0 0 0 0 0 X 0 X 1 X 0 X
2 0 0 1 0 0 X 1 X X 1 0 X
4 0 1 0 0 0 X X 0 1 X 0 X
6 0 1 1 0 1 X X 1 X 1 0 X
8 1 0 0 0 X 0 0 X 1 X 0 X
10 1 0 1 0 X 0 1 X X 1 0 X
12 1 1 0 0 X 0 X 0 1 X 0 X
14 1 1 1 0 X 1 X 1 X 1 0 X

Q
n
Q
n+1
J K
0 0
0 1
1 0
1 1
0 X
1 X
X 1
X 0

J K Q
n+1

0 0
0 1
1 0
1 1
Q
n
0

1
Q
n

BA
00 01 11 10
DC 00 0 0
01 0 1
11 X X
10 X X
J
D
= Q
C
Q
B

00 01 11 10
00 X X
01 X X
11 0 1
10 0 0
K
D
= Q
C
Q
B

00 01 11 10
00 0 1
01 X X
11 X X
10 0 1
J
C
= Q
B

00 01 11 10
00 X X
01 0 1
11 0 1
10 X X
K
C
= Q
B

BA
00 01 11 10
DC 00 1 X
01 1 X
11 1 X
10 1 X
J
B
= 1

00 01 11 10
00 X 1
01 X 1
11 X 1
10 X 1
K
B
= 1

00 01 11 10
00 0 0
01 0 0
11 0 0
10 0 0
J
A
= 0

00 01 11 10
00 X X
01 X X
11 X X
10 X X
K
A
= 1

NOTA: Los espacios en blanco se consideran
condiciones irrelevantes (Dont care)

Como propuesta, usar
4 flip flop JK
Tabla
Comparativa
de Estados
Tabla de
Funcin FF-JK

Ck
QA
QB
QC
QD


Ejemplo: Si tenemos un circuito secuencial con una variable de entrada x , dos variables de estado y
1
y y
2
, y una variable
de salida z, podemos escribir:

Entradas: x=0
x=1

Salidas: z = 0
z = 1

Estados [ y
1 ,
y
2
] = [ 0 0] A
[ y
1 ,
y
2
] = [ 0 1 ] B
[ y
1 ,
y
2
] = [ 1 0 ] C
[ y
1 ,
y
2
] = [ 1 1 ] D

A C
B D
0/1
1/1
0/0
1/0
0/0
1/0
0/1
x/z
1/1
Diagrama de Estados

Estado
Actual
Entrada x
0 1
A D/0 C/1
B B/1 A/0
C C/1 D/0
D A/0 B/1

Tabla de Estados
Instante: 0 1 2 3 4 5 6 7 8 9 10
Estado Actual: A D B A D B B A C C C
Entrada: 0 1 1 0 1 0 1 1 0 0
Estado Siguiente: D B A D B B A C C C
Salida: 0 1 0 0 1 1 0 1 1 1

Para una x = 0 1 1 0 1 0 1 1 0 0
Representa al
Estado
Representa la
transicin

III.- CONVERTIDORES
DAC, ADC

- DIGITAL ANALOGICO (DAC, Digital to Analog Converter)
- ANALOGICO - DIGITAL (ADC, Analog to Digital Converter)

Convertidor Digital Analgico (DAC).- Conjunto de dispositivos electrnicos los cuales permiten
convertir una seal digital en una seal analgica

Resistencias Ponderadas (Weighted Resistor)
En escalera R-2R (R-2R Ladde)

Resistencias ponderadas.- Este mtodo utiliza una red de resistencias en la que los valores de las resistencias
representan los pesos binarios de los bits de la entrada digital.

Circuito convertidor digital / analgico (DAC)

El circuito anterior muestra un convertidor DIGITAL / ANALOGICO, es una red pasiva de
resistencias que convierten una palabra de 4 bits paralelos (A
3
A
2
A
1
A
0
), de entrada a una tensin
analgica (V
out
).

Observe que la configuracin utilizada es un inversor, y tambin sumador por lo que la ecuacin es:

volts Vout 15 8 4 2 1 1
125
1000
1
250
1000
1
500
1000
1
1000
1000
= + + + = + + + =

Entrada digital
A
3
A
2
A
1
A
0

Salida analgica
V
out

15
D C B A
1 1 1 1

CARACTERSTICAS DE FUNCIONAMIENTO DE LOS CONVERTIDORES A/D

Resolucin, Linealidad, Monotonicidad, Tiempo de establecimiento

Resolucin.- Es el recproco de nmero de escalones discretos de la salida. Por supuesto depende del
numero de bits de la entrada.
Ejemplo, un DAC de 4 entradas tiene una resolucin
15
1
1 2
1
4
=
, y s se expresa como porcentaje :

% 67 . 6 ) 100 (
15
1
= . El nmero total de escalones discretos es igual 2
n
-1, donde n es el numero de bits.
La resolucin tambin puede ser el nmero de bits que se convierten.

Precisin.- Es la comparacin de la salida de un DAC y la salida esperada. Se expresa como un
porcentaje de la tensin de salida a fondo de escala o mxima.
Ejemplo, s la salida a fondo de un DAC es 10 V y la precisin es de 0.1%, entonces el error mximo
para cualquier tensin de salida es (10V)((0.001)=10 mV
Idealmente, y como mucho debera ser del LBS. Para un DAC de 8 bits, 1 LBS es 0039 . 0
256
1
=
(el 0.39 % del fondo de escala), La precisin deber ser ~0.2%

Linealidad.- Un error lineal es una desviacin de la salida ideal (una lnea recta) del DAC. Un caso
especial es el error de Offset, que es la tensin de salida cuando los bits de entrada son todos ceros.

Monotonicidad.- Un DAC es monotnico si no produce escalones inversos cuando se le aplica
secuencialmente su rango de bits de entrada.

Tiempo de Establecimiento.- Se define como el tiempo que tarda un DAC en quedar dentro de
del LBS del valor final cuando se produce un cambio en la entrada.


RESISTENCIAS PONDERADAS

TOPOLOGIA R 2R

( )
0
0
1
1
2
2
3
3
2 2 2 2 A A A A
R
Rf
Vo
R I R I Vo
f S f f
+ + + =
= = =
3
3
2
2
1
1
0
2
2
2
2
0
R
R
R
R
R
R
R
R
=
=
=
=

( )
0
0
1
1
2
2
3
3
0
4
0
3
1
2
2
1
3
0
2 2 2 2
48
2 2 2 2 3
S S S S
R
V R
V
S S S S
R
V R
V
R f
R f
+ + + =
|
.
|
\
|
+ + + =


CONVERTIDORES ANALOGO A DIGITAL (ADC)

- FLASH ( Paralelo)
- RAMPA DIGITAL (Rampa en Escalera, Mtodo Contador)
- PENDIENTE SIMPLE
- DOBLE PENDIENTE
- APROXIMACIONES SUCESIVAS
- COMERCIAL

Flash.

ADC Flash de 3 bits
Div. de voltaje donde Vref es la fuente
2
n
1 Comparadores
No necesita comparador para el caso en que todos sean cero
Desventaja, el No. de comparadores para una cantidad binaria razonable
Ventaja, Tiempo de conversin rpido

7

6

5
1
4
2
3
4
2

1

0 EN
Salida Binaria
Paralelo
Comparador

D1

D1

D2
I. Muestreo

Funcionamiento.- El V
ref
de cada comparador se establece mediante un divisor de voltaje.
La salida de cada comparador se conecta a una entrada del codificador de prioridad.
El codificador se muestrea mediante un impulso aplicado a la entrada de habilitacin, y el cdigo de 3
bits que representa el valor de la entrada analgica se presenta en la salida del codificador. El cdigo
binario queda determinado por la entrada de mayor orden a nivel alto.

La velocidad de muestreo determina la precisin con la que la secuencia de cdigos digitales representa
la entrada analgica al ADC. Cuanto mas muestras se toman en una determinada unidad de tiempo,
ms precisa es la seal digital que representa a la seal analgica.

Ejemplos 13-3


ANALGO DIGITAL DE RAMPA (Rampa en escalera)

Entrada Salida
Analgica Digital

Se emplea un DAC y un Contador Binario para generar el valor digital de una entrada analgica. Ver
Fig. 13-15

Funcionamiento:

1. Suponemos que el contador se inicializa en el estado Reset y la salida del DAC es cero
2. Se aplica a la entrada una tensin analgica
3. Cuando la seal de entrada sobrepasa a la seal de referencia, el comparador conmuta su salida a
nivel alto, y activa a la compuerta AND.
4. Los pulsos de reloj hacen que el contador avance, produciendo de esta manera una tensin de
referencia en escalera a travs del DAC
5. El contador contina pasando de un estado al siguiente, generando escalones mas altos en la
tensin de referencia.
6. Cuando la tensin de referencia alcanza a la tensin de entrada analgica, la salida del comparador
pasa a nivel bajo, deshabilitando a la compuerta AND e interrumpiendo el Clock, provocando que
el contador se detenga.
7. El estado binario del contador en ese momento es igual al numero de escalones requeridos (de la
tensin de referencia), para hacer a la referencia igual mayor a la seal analgica de entrada.
8. Por su puesto, este nmero binario representa el valor de la entrada analgica.
9. La lgica de control carga la cuenta binaria a los latches y pone a cero el contador, inicindoce
despus otra secuencia para muestrear el valor de entrada.

El mtodo de rampa digital es mas lento que el mtodo flash porque, en el caso peor de entrada
mxima, el contador debe pasar a travs del nmero mximo de estados antes de realizar la conversin.
Para una conversin de 8 bits, esto significa un mximo de 256 estados.

ADC

IV.- LENGUAJE VHDL
PLDs, WINCUPL, GALAXY
PLD'S DISPOSITIVOS LGICOS PROGRAMABLES (PLDs)

Los PLDs son matrices de compuertas lgicas empaquetadas en un solo chip y que pueden ser
programadas para desempear funciones lgicas definidas segn las necesidades del usuario. Se
utilizan en muchas aplicaciones para remplazar a los SSI y MSI, ya que ahorran espacio y reducen el
numero y el costo de los dispositivos en un diseo. Se clasifican en:

+ PROM Programmable Read-Only Memory Memoria Programable de Soo Lectura
+ PLA Programmable Logic Array Matriz Lgica Programable
+ PAL Programmable Array Logic Matriz Lgica Programable
+ GAL Generic Array Logic Matriz Lgica Genrica

Matrices Programables.- Todos los PLDs estn formados por matrices programables. Una matriz
programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de
interseccin. Las matrices pueden ser fijas o programables.
La Matriz OR.- Se programa fundiendo los fusibles para eliminar las variables seleccionadas de
las funciones de salida. Observe figuras siguientes:
Fig. pld1 a) Matriz OR No programada b) Matriz OR programada


Fig. pld2 a) Matriz AND No programada b) Matriz AND programada
Fig. pld3 Diagrama simplificado de una PAL programada

Entradas 1 Salida 1

Entrada 2 Salida 2

Entrada n Salida m

Diagrama a bloques de una PROM Diagrama a bloques de un PLA

Diagrama a bloques de un PAL Diagrama a bloques de una GAL

PAL 10 L 8

Matriz Lgica Programable Ocho Salidas
Diez Entradas Salida activa en Nivel Bajo

GAL 16 V 8

Matriz Lgica Genrica Ocho Salidas
Diecisis Entradas Configuracin de Salida Variable

Matriz
AND
fija

Matriz
OR
progra-
mable

Matriz
AND
progra
mable

Matriz
OR
progra-
mable

Matriz
AND
Progra
mable

Matriz
OR fija
y lgica
de
salida

Matriz
AND
progra
mable
Matriz
OR fija
y lgica
de
salida
progra
mable
Dispositivos Lgicos Programables:

PLD: FPGA
- SPLD
- CPLD

SPLD.- Simple Programmable Logic Device
CPLD.- Complex PLD
FPGA.- Fiel Programmable Gate Array

PROGRAMACIN DE LOS PLDs

Computador
Calculadora

Software

Programador
Inicio
Diseo del
circuito lgico
Introducir el diseo en la CP creando
un fichero (fuente) de entrada
Errores
sintcticos
u otros?
El compilador procesa el fichero de
entrada y minimiza la lgica
Simulacin del diseo
Funciona
el diseo?
El compilador crea un fichero JEDEC
(mapa fusible) y lo carga en el
programador
El programador funde el mapa de
fusibles en la matriz del PLD
El compilador genera el fichero de
documentacin
Depurar
Editar
No
Si
Si
No
Jedec
Electronics
Device
Engineering
Council
Operacin Lgica Smbolo ABEL

NOT !
AND &
OR #
XOR $

Usando una GAL, disee un Decodificador Binario a BCD, cuya entrada sea de 5 bits

ENTRADAS SALIDAS
No E D C B A f
f
f
e
f
d
f
c
f
b
f
a

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

ECUACIONES PARA COMPILADOR ABEL:

f
a
=A;
f
b
=!E&!D&B#!E&D&C&!B#E&!D&!C&!B#!D&C&B#E&D&!C&B;
f
c
=!E&!D&C#!E&C&B#E&!C&!B#E&D&!C;
f
d
=!E&D&!C&!B#E&!D&!C&B#E&D&C&!B;
f
e
=!E&D&B#!E&D&C#E&!D&!C#D&C&B;
f
f
=E&C#E&D;
=
=
=
=
=
=
=
=
=
=
=
=
5
1
5
1
5
1
5
1
5
1
5
1
) 31 , 30 , 29 , 28 , 27 , 26 , 25 , 24 , 23 , 22 , 21 , 20 (
) , 31 , 30 , 19 , 18 , 17 , 16 , 15 , 14 , 13 , 12 , 11 , 10 (
) 29 , 28 , 19 , 18 , 9 , 8 (
) 27 , 26 , 25 , 24 , 17 , 16 , 15 , 14 , 7 , 6 , 5 , 4 (
) 27 , 26 , 23 , 22 , 17 , 16 , 13 , 12 , 7 , 6 , 3 , 2 (
) 31 , 29 ,...., 3 , 1 (
n
f
n
e
n
d
n
c
n
b
n
a
f
f
f
f
f
f

ECUACIONES SIMPLIFICADAS:

f
a
(E,D,C,B,A)=A

f
b
(E,D,C,B,A)=EDB+EDCB+EDCB+DCB+EDCB

f
c
(E,D,C,B,A)=EDC+ECB+ECB+EDC

f
d
(E,D,C,B,A)=EDCB+EDCB+EDCB

f
e
(E,D,C,B,A)=EDB+EDC+EDC+DCB

f
f
(E,D,C,B,A)=EC+ED
O. Lgica ABEL

NOT !
AND &
OR #
XOR $

VHDL
Very high speed Hardware Description Language
Lenguaje de descripcin en hardware o Lenguaje orientado a la descripcin.
Modelado de sistemas digitales

Very high speed Hardware Description Logia

5 Unidades bsicas de diseo:

entity.- Declaracin Identidad
architecture.- Arquitectura
configuration.- Configuracin
package declaration.- Declaracin del paquete
package body.- Cuerpo del paquete

entity.- Son todos los elementos electrnicos (Sumadores, Contadores, Compuertas, Flip-Flop, Memorias, Multiplexores, etc.),
que forman de manera individual o en conjunto un sistema digital.
Puertos de entrada-salida.- Todos los puertos declarados deben tener un Nombre, un Modo y
un Tipo de dato.

Modo.- Permite definir la direccin en la cual el dato es transferido a travs de un puerto.
in.- Este slo es unidireccional, y hacia dentro de la entidad.
out.- Indica las seales de salida de la entidad.
inout.- Declara a un puerto en forma bidireccional, adems permite la
retroalimentacin de seales dentro o fuera de la entidad.
buffer.- Se comporta como una terminal de salida, pero permite hacer
retroalimentaciones internas

Tipos de datos.- Son los valores que el diseador establece para los puertos de entrada y salida
dentro de una entidad.
Bit.- Tiene valores de 0 y 1 lgicos.
Bolean.- Valores de verdadero o falso en una expresin
Bit_vector.- Representa un conjunto de bits p/c variable de entrado o salida
I nteger.- Representa un numero entero

Primarias
Secundarias


Declaracin de entidades.- Es la descripcin de las entradas y salidas de un circuito de diseo
identificado como entity, es decir, seala las terminales de entrada y salida con que cuenta la
entidad del diseo.

1 --Declaracin de la entidad del circuito sumador completo
2 entity Sumador is
3 port (Cin, B, A: in bit;
4 Cout, S: out bit);
5 end Sumador;

ENTIDAD MEDIANTE VECTORES

1 --Declaracin mediante vectores de un sumador binario de 4 bits
2 entity Sumador4bit is
3 port (B,A: in bit_vector (3 downto 0);
4 Cin: in bit;
5 S: out bit_vector (3 downto 0);
6 Cout out bit);
5 end Sumador4bit;

Entidad
Sumador
Cin
B
A
Cout
S
Entidad
Sumador
Cin
B[3:0]
A[3:0]
Cout
S[3:0]
C
in

B
3
B
2
B
1
B
0

+A
3
A
2
A
1
A
0

C
out
S
3
S
2
S
1
S
0

A3
A2 COUT
A1 S3
A0 S2
B3 S1
B2 S0
B1
B0
CIN
C
in

B
+ A

Cout S

ENTIDADES MEDIANTE LIBRERIAS Y PAQUETES

Libreria.- Lugar al que se tiene acceso p/utilizar las unidades de diseo predeterminadas por el
fabricante de la herramienta, y su funcin es agilizar el diseo (ieee, work)
ieee
std_logic_1164

work
numeric_std
std_arith
gatespkg
otras

Paquete.- Unidad de diseo formada por declaraciones, programas, componentes y subprogramas que incluyen los
diversos tipos de datos (bit, booleno, std_logic), empleados en la programacin de VHDL y que suelen ser parte de las
herramientas de software.

numeric_std .- Define funciones para realizar operaciones entre diferentes tipos de datos
(sobrecargado); adems, los tipos pueden representarse con signo o sin ste.

numeric_bit .- Define tipos de datos binarios con signo o sin ste.

std_arith .- Define funciones y operadores aritmticos ( =, , , entre otros)

DECLARACIN DE ENTIDADES MEDIANTE LIBRERIAS Y PAQUETES
Ejemplo de librera y paquete

0 --Circuito multiplicador de 2 bits
1 library ieee;
2 use ieee.std_logic_1164.all;
3 entity multiplicador is
4 port (B1,B0,A1,A0: in std_logic;
5 Y3,Y2,Y1,Y0; out std_logic);
6 end multiplicador

Circuito
Multiplicador
B
1

B
0

A
1

A
0

Y
3

Y
2

Y
1

Y
0


Arquitectura.- Describe el funcionamiento de una entidad, de tal forma que permita el desarrollo de
procedimientos que se llevaran a cabo con el fin de que la entidad cumpla las condiciones de funcionamiento deseadas.

Funcional Flujo de datos Estructural

Descripcin Funcional.- Expone la forma en que trabaja el sistema; es decir, las descripciones consideran la
relacin que hay entre las entradas y las salidas del circuito, sin importar cmo est organizado en su interior. Ejemplo:

Si A = B entonces C = 1
Si A B entonces C = 0

1 --Ejemplo de la descripcin Funcional en comparador de 3 bits
2 library ieee;
3 use ieee.std _logic_1164.all;
4 entity comparador is
5 port (A,B: in bit_vector(2 downto 0);
6 C: out bit);
7 end comparador;
8 architecture funcional of comparador is
9 begin
10 compara: process (A,B)
11 begin
12 if A=B then
13 C = 1;
14 else = 0;
15 end if;
16 end process compara;
17 end funcional;
Comparador de
Igualdad
B
A
C
3
3

Ejemplo de una compuerta OR

1 --Ejemplo de la descripcin Funcional en compuerta OR de 2 entradas
2 library ieee;
3 use ieee.std _logic_1164.all;
4 entity compuertaOR is
5 port (A,B: in std_logic;
6 Y: out std_logic);
7 end compuertaOR;
8 architecture funcional of copuertaOR is
9 begin
10 process (A,B) begin
11 if (A = 0 and B = 0) then
12 Y = 0;
13 else
14 Y = 1;
15 end if;
16 end process;
17 end funcional;

Descripcin por Flujo de Datos.- Indica la forma en que los datos se pueden transferir de una seal a otra sin
necesidad de declaraciones secuenciales (if-then-else). Permite definir el flujo que tomarn los datos entre mdulos
encargados de realizar operaciones. En este tipo de descripcin se usan instrucciones when-else (cuando-si no) o por medio
de ecuaciones Booleanas.

1 --Ejemplo de la declaracin de la entidad en un comparador de 4 bits flujo de datos
2 library ieee;
4 entity compa is
5 port (A,B: in bit_vector (3 downto 0);
6 C: out bit);
7 end compa;
8 architecture f_datos of compa is
9 begin
10 C = 1 when (A = B) else 0; (asigna a C el valor de 1 cuando A=B si no vale 0).
11 end f_datos;

A
1
2
3

B
Y
A B Y
0 0 0
0 1 1
1 0 1
1 1 1

Comparador de
Igualdad
B
A
C
4
4

Mediante Ecuaciones Booleanas.-

1 library ieee;
3 entity compa is port (B,A; in bit_vector (0 to 1);
4 C: out bit);
5 end compa;
6 use work.compuerta.all;
7 architecture structural of compa is
8 signal x: bit_vector (0 to 1);
9 begin
10 U0: xnor port map (A(0), B(0), x(0));
11 U1: xnor port map (A(1), B(1), x(1));
12 U2: and2 port map (x(0), x(1), C);
13 end estructural

ABEL Advanced Boolean Expression Language, Lenguaje de compilacin para la programacin de
PLDs; un tipo de lenguaje de descripcin Hardware
CUPL Compiler for Universal Programmable Logic, Compilador de lgica universal programable; Un
tipo de lenguaje de descripcin Hardware.
GAL Generic Array Logic, Matriz lgica genrica; Dispositivo que tiene una matriz AND
reprogramable, una matriz OR fija y macroceldas lgicas programables de salida.
IEEE Institute of Electrical and Electronics engineers
JEDEC Joint Electronic Device Engeneering Council.
PLD Programable Logic Device, Dispositivo lgico Programable

Comparador de
Igualdad
B
A
C
2
2

B
1

A
1

B
0

A
0

C

CAD.- Diseo asistido por computadora, nos proporciona herramientas para:
- Ingreso del diseo
- Sntesis y optimizacin
- Simulacin
- Diseo Fsico

Algunos fabricantes de estas herramientas:

Texas Instruments www.ti.com

Motorola www.mot.com

National Semiconductors www.national.com

Lattice www.latticesemi.com

Xeltek www.xeltek.com

Sypress www.cypress.com

Atmel www.atmel.com

Xilinx www.xilinx.com

Logical devices www.logicaldevices.com

Altera www.altera.com

Microchip www.microchip.com

Mentor Graphics www.mentor.com

Synopsys www.synpsys.com


http://www.intel.com



SN74283

SN7485N
Output
Decenas
NE555
NE556


ANEXOS

RAM
6116












http://www.directindustry.es/


Principios Elctrico y Aplicaciones Digitales
APUNTES

Primera Edicin: Agosto de 2012
Diseo de portada: UVE Comunicacin
Impresin de interiores: Taller Editorial del ITC

Editor: Jorge Servn Victorino
Impreso en Mxico
aramirez@itc.mx

DIRECTORIO ITC

Direccin
M.E.D. Ignacio Lpez Valdovinos
Subdireccin Acadmica
M.C. Martha Carreo Jurez
Subdireccin de Servicios Administrativos
Ing. Jess Patio Estrella
Subdireccin de Planeacin y Vinculacin
M.C. J. Guillermo Fierro Mendoza
Jefe del Departamento de Ingeniera Electrnica
Dr. Rodolfo Orosco Guerrero
Jefe del Departamento de Desarrollo
Acadmico
M.C. Ana Bertha Hernndez Hernndez

Comit Editorial
M.C. Jorge Servn Victorino
M.C. Teresa Villaln Guzmn
Dr. Ramiro Rico Martnez
M.C. Juan Manuel Chabolla Romero

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Ing. Anselmo Ramrez Gonzlez 1

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