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Miranda Cornejo Josu David Alejandro Rafael Arellano Cerna Yair Gonzlez Mora
Universidad de Guanajuato Salamanca, Mxico
I. OBJETIVO Reforzar las habilidades adquiridas en el manejo de los entornos de simulacin, descripcin y sntesis cubiertos en prcticas anteriores mediante la realizacin del proceso completo de diseo de varios circuitos combinacionales bsicos. II. MARCO TERICO El lenguaje descriptivo VHDL es un lenguaje estructurado que consta de varios bloques de declaraciones como: Descripcin de las libreras Declaracion de terminales Descripcin de arquitectura.
IV. DESARROLLO
Lo obtenido al realizar la prctica fue para los diferentes circuitos se muestra en el siguiente apartado:
de
un
Las funciones basicas combinacionales entre otras son los codificaddores y decodificadores circuitos que permiten el cambio de un sistema codificado a otro, como lo son: Codificador BCD a 7 segmentos. Codificador Hexadecimal a 7 segmentos.
O asu vez circuitos sumadores que realizan la operacin de suma en campo finito haciendo uso de fucniones logicas combinacionales. III. MATERIAL Y EQUIPO TABLA I Herramientas requeridas
CANTIDAD 1 1 1 1 DESCRIPCIN
A: in std_logic ; B: in std_logic ; C : out std_logic; S : out std_logic ); end medio_sumador_n; architecture aritmetico of medio_sumador_n is begin S<=A XOR B; C<=A AND B; end aritmetico; El mapa de fusibles se muestra a continuacin:
El mapa de fusibles se muestra a continuacin: C) Medio sumador de 1 bit El cdigo de la descripcin se muestra a continuacin. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity medio_sumador_n is port (
n: integer := 8 ); port ( A, B : in std_logic_vector (n-1 downto 0); Ci : in std_logic; S: out std_logic_vector (n-1 downto 0); Co : out std_logic ); end Sumador; architecture aritmetico of Sumador is signal C : std_logic_vector (n downto 0); begin process (A,B,C,Ci) begin C(0) <= Ci; for i in 0 to n-1 loop s(i) <= (A(i) XOR B(i)) XOR C(i); C(i+1) <= ((A(i) AND B(i)) OR (A(i) AND C(i))) OR (B(i) AND C(i)); end loop; end process; Co <= C(n); end aritmetico;
2. Repita el problema 1 del cuestionario para un verificador de paridad en una palabra de 8 bits.
library IEEE; use IEEE.std_logic_1164.all; entity paridad_par is generic ( n: integer := 8 ); port ( A : in std_logic_vector (n-1 downto 0); Pp, Pn : out std_logic ); end paridad_par; architecture paridad of paridad_par is signal p : std_logic_vector (n-1 downto 0); begin process (A,P) begin P(0) <= A(0); for i in 1 to n-1 loop P(i) <= A(i) XOR P(i1); end loop; end process; Pp <= P(n-1); Pn <= P(n-1); end paridad;
end loop; end process; G0 <= G(0); E0 <= E(0); L0 <= L(0); end aritmeticoc;
end aritmetico5;
VI. CONCLUSIONES Tras haber realizado el proyecto se lleg a los siguientes puntos:
YAIR GONZLEZ MORA Esta prctica fue muy sencilla, dado que ya se tenan los conocimientos previos, incluyendo las descripciones de todos los circuitos combinacionales, lo nico que se nos complico en la realizacin de la prctica fue que estbamos pasando a II las descripciones que se nos peda en el cuestionario, de ah en ms todo sali a la perfeccin.
REFERENCIAS
[1] ttp://www.hispavila.com/3ds/tutores/ua555.htm#multivibrador_astable [2] http://www.ie.itcr.ac.cr/marin/lic/el3212/Libro/Tema10.pdf [3] http://www.zonatecno.net/Electronica/Recursos/Osciladores-massimples-gracias-al-555.html.