LATCH, FLIP FLOPS, MAQUINAS DE ESTADOS FINITOS

OBJETIVOS
1. Comprobar el funcionamiento de los flip flops en Mquinas de estados Finitos. 2. Comprobar el funcionamiento de los flip flops en registros y contadores. 3. Comprobar el funcionamiento de memorias tipo 2716 y/o 2732, as como la 6116 (RAM ESTTICA)

FUNDAMENTO TERICO
FLIP FLOPS Es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones. Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en: Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas. La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables se crearon para eliminar las deficiencias de los latches.

Aplicaciones: Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables almacenan el estado previo de la mquina que se usa para calcular el siguiente. El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un biestable puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los biestables es el conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de biestables usados. Uno de los problemas con esta configuracin de contador es que la salida es momentneamente invlida mientras los cambios se propagan por la cadena justo despus de un flanco de reloj. Hay dos

soluciones a este problema. La primera es muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar. Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la frecuencia de entrada entre 2n, donde n es el nmero de biestables entre la entrada y la ltima salida.

LATCH Un latch (lat memori inglet) es un circuito electrnico usado para almacenar informacin en sistemas lgicos asncronos. Un latch puede almacenar un bit de informacin. Los latches se pueden agrupar, algunos de estos grupos tienen nombres especiales, como por ejemplo el 'latch quad ' (que puede almacenar cuatro bits) y el 'latch octal' (ocho bits). Los latches son dispositivos biestables asncronos que no tienen entrada de reloj y cambian el estado de salida solo en respuesta a datos de entrada, mientras que los biestables sncronos, cuando tienen datos de entrada, cambian el estado de salida en respuesta a una entrada de reloj. Latch RS Los latches a diferencia de los conectores no necesitan una seal de reloj para su funcionamiento. El latch lgico ms simple es el RS, donde R y S permanecen en estado 'reset' y 'set'. El latch es construido mediante la interconexin retroalimentada de puertas lgicas NOR (negativo OR), o bien de puertas lgicas NAND (aunque en este caso la tabla de verdad tiene salida en lgica negativa para evitar la incongruencia de los datos). El bit almacenado est presente en la salida marcada como Q. Se pueden dar las siguientes combinaciones de entrada: set a 1 y reset a 0 (estado 'set'), en cuyo caso la salida Q pasa a valer 1; set a 0 y reset a 0 (estado 'hold'), que mantiene la salida que tuviera anteriormente el sistema; set a 0 y reset a 1 (estado 'reset'), en cuyo caso la salida Q pasa a valer 0; y finalmente set a 1 y reset a 1, que es un estado indeseado en los biestables de tipo RS, pues provoca oscilaciones que hacen imposible determinar el estado de salida Q. Esta situacin indeseada se soluciona con los biestables tipo JK, donde se aade un nivel ms de retroalimentacin al circuito, logrando que dicha entrada haga conmutar a las salidas, denominndose estado de 'toggle'.

Latch RS

Tabla de Verdad

MQUINA DE ESTADOS FNITOS Es un nombre genrico dado a los circuitos secuenciales por reloj, tal mquina de estados cambia de estado solamente cuando ocurre un flanco de disparo o un pulso en la seal de reloj. El circuito secuencial cuyas salidas dependen tanto del estado actual como de la entrada, se le conoce como mquina de Mealy. El circuito secuencial cuyas salidas dependen slo del estado actual, se le conoce como mquina de Moore. Ejemplos ms conocidos:

Maquina Tipo Moore: Las salidas solo dependen del estado interno y de cualquier entrada sincronizada con el circuito, como se observa en la figura, donde las salidas del sistema son nicamente sincrnicas. Un ejemplo de este tipo de mquinas de estado son los contadores.

Estado Siguiente = F(Estado Actual, Entrada) Salida = G(Estado Actual)

Maquina Tipo Mealy: En esta mquina de estados las salidas se encuentran determinadas por el estado interno del sistema y por las entradas no sincronizadas con el circuito. El diagrama de bloques representativo de esta mquina se muestra en la figura, donde se observa que las salidas del sistema son tanto sincrnicas como asincrnicas.

Estado Siguiente = F(Estado Actual, Entrada) Salida = G(Estado Actual, Entrada)

Cuestionario: 1. COMPROBAR EN EL LABORATORIO EL FUNCIONAMIENTO DE LOS SIGUIENTES DISPOSITIVOS DE MEMORIA LATCH SET CON COMPUERTAS NOR PUESTA A UNO

Si iniciamos el circuito con un 0, en la salida se mostrara un 0, pero luego si cambiamos la entrada a 1, en la salida se obtendr un 1, y despus de esto, para cualquier entrada, seguiremos teniendo un 1 en la salida. LATCH RESET CON COMPUERTAS NOR PUESTA A CERO

Para cualquier entrada, siempre obtenemos un 0 en la salida. LATCH SET-RESET CON COMPUERTAS NOR

R 0 0 1 1

S Q 0 Q (permanece) 1 1 0 0 1 X (no permitido)

LATCH SET-RESET CON COMPUERTAS NAND

S 0 0 1 1

R Q 0 X (no permitido) 1 1 0 0 1 Q (permanece)

LATCH S-R CON COMPUERTAS NOR Y CONTROLADO POR COMPUERTAS

E R S Q 0 d d 1 0 0 X (no permitido) 1 0 1 0 1 1 0 1 1 1 1 Q (permanece)

LATCH S-R CON COMPUERTAS NAND Y CONTROLADO POR COMPUERTAS

E 0 1 1 1 1

S d 0 0 1 1

R Q d 0 Q (permanece) 1 0 0 1 1 X (no permitido)

2.- Implementar el circuito de la figura mostrada. Coloque la lnea de inicio 0 y luego colquela a 1. Cul es la secuencia seguida por QBQA? Retorne la lnea de inicio a 0. Qu ocurre en la salida al recibir ms pulsos de reloj? Coloque en la salida de QA y QB leds para ver la secuencia de salida y lo que ocurre al recibir ms pulsos de reloj.

CK:1 QB:1 QA:1

0s

20s

40s

60s Time

80s

100s

120s

Retornando la lnea de inicio a 0

CK:1 QB:1 QA:1

0s

20s

40s

60s Time

80s

100s

120s

3.- Para el siguiente diagrama de estados, hallar: a) b) c) d) e) Tabla de estados. Tabla de estados reducida. Implementar el circuito con FF J-K. Hallar la secuencia de estados cuando x=0, y empieza en 0. Hallar la secuencia de estados cuando x=1 y empieza en 1.

a.

Tabla de estados:

ESTADO ACTUAL 0 1 2 3 4 5 6

ENTRADA x 0 1 3/0 5/1 6/0 0/0 1/0 6/0 2/0 5/1 5/1 2/0 5/1 4/0 0/0 1/0

Asignacin de estados: 0 1 2 3 4 5 6 [0 0 0] [0 0 1] [0 1 0] [0 1 1] [1 0 0] [1 0 1] [1 1 0]

recordar: Q 0 0 1 1 Q* 0 1 0 1 J 0 1 x x K x x 1 0

Tabla de excitacin:

0 1 2 3 4 5 6 7 8 9 10 11 12 13

Q2 Q1 Q0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0

X Q2* Q1* Q0* 0 0 1 1 1 1 0 1 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 1 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 0 0 0 1 0 0 1

Z J2 K2 J1 K1 J0 K0 0 0 x 1 x 1 x 1 1 x 0 x 1 x 0 1 x 1 x x 1 0 0 x 0 x x 1 0 0 x x 1 1 x 0 1 x x 0 0 x 0 0 x x 0 x 1 1 1 x x 1 x 0 1 x 0 0 x 1 x 0 x 1 1 x 0 x 1 x 0 0 x x 0 0 x 0 0 x x 1 0 x 1 x 1 0 x 0 x 1 x 1 1 x

Hallamos cada funcin: Q0,X 00 01 11 10 Q2,Q1 00 01 11 10 x x 1 1 x x 1 x x x x 1 Q0,X 00 01 11 10 Q2,Q1 00 01 11 10 x x 1 x x 1 1 x x x x x x

J 2 x (Q0 .Q1 )
Q0,X 00 01 11 10 Q2,Q1 00 01 11 10 1 x x x x 1 x x 1 x x

K 2 Q0 .x Q1
Q0,X 00 01 11 10 Q2,Q1 00 01 11 10 x 1 1 x 1 x x x 1 x x x x x

J 1 Q2 .x Q2 .Q0 .x
Q0,X 00 01 11 10 Q2,Q1 00 01 11 10 1 1 1 1 1 x x x x x x x x Q0,X 00 01 11 10 Q2,Q1 00 01 11 10 x x x x x x x x x 1 1 1 1 x

J 0 Q 2 .Q 1 ( x Q 2 .Q1 )
Q0,X 00 01 11 10 Q2,Q1 00 01 11 10 1 1 1 x x 1

K 0 Q2 .Q1 Q2 .x Q 1 .x

Z Q2 .Q1.Q0 .x Q1.Q0 .x Q2 .Q1.x

K1 Q2 (Q0 x)

b.

implementacin del circuito con FF-JK:

c.

Hallar la secuencia de estados cuando x=0, y empieza en 0.

Segn el diagrama de estados tenemos:

Estado actual (empieza en 0) 0 000 3 011 2 010 1 001 6 110

Estado siguiente (Cuando x=0) 3 011 2 010 1 001 6 110 0 000

Salida Z 0 0 0 0 0

d.

Hallar la secuencia de estados cuando x=1 y empieza en 1.

Segn el diagrama de estados tenemos:

Estado actual (empieza en 1) 1 001 0 000 5 101 4 100 2 010 6 110

Estado siguiente (Cuando x=1) 0 000 5 101 4 100 2 010 6 110 1 0 01

Salida Z 0 1 0 0 0 0

4. Disear e implementar en el laboratorio un circuito secuencial utilizando FF tipo D, conectados en cascada, de modo que desplace un bit hacia la derecha y recircule continuamente.

De lo antes mencionado tenemos, sabemos que para los desplazadores se utilizan los ff D y su configuracion es en serie.

SIMULACION

5.- Construir a partir de los latches S-Rconstruidos con compuertas NOR o NAND, comprobadosanteriormente, los siguientes FF: S-R, D, J-K y T. Comprobar su funcionamiento utilizando el timer 555 como reloj (configuracin astable). Visualizar Q y Q, salidas de los FF visualizadas en LEDs.

Latch S-R:

Latch D:

Latch J-K:

Latch T:

6.- HACIENDO USO DE LA HERRMIENTA MAX PLUS II, DISEE UN CIRCUITO CONTADOR ESCALADOR QUE PROPORCIONE LA SECUENCIA 5, 7, 2, 0, 4, 5SEGN EL PROCEDIMIENTO SIGUIENTE: CREAR EL ESQUEMATICO ASIGNAR PINES DE ENTRADA Y SALIDA CONECTAR LOS SIMBOLOS EDITAR LOS NOMBRES DE LOS PINES ASIGNAR NUMERO DE PINES COMPILAR EL PROYECTO SIMULAR EL PROYECTO

El problema nos pide implementar la secuencia: 5, 7, 2, 0, 4, 5,..

Hacemos la secuencia requerida: 101-111-010-000-100-101- Hacemos la tabla de estados: ESTADO ACTUAL C B A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 ESTADO SIGUIENTE C+ B+ A+ 1 0 0 0 0 0 1 0 1 1 1 1 0 1 0

Jc 1 0 x x x

Kc x x 0 0 1

Jb 0 x 0 1 x

Kb x 1 x x 0

Ja 0 0 1 x x

Ka x X x 0 1

Aplicamos Karnaugh: 0 00 01 11 10 1 1 X X X 00 01 11 10 x 1 0 x 1

0 00 01 11 10 x

1 00 1 X 01 11 10

0 x

1 x x

0 00 01 11 10

1 1 X X 00 01 11 10

0 x

1 X

1 x

El circuito implementado en MAX PLUS II es el siguiente:

Para compilar el diseo, usamos ASSIGN DEVICE, y asignamos los siguientes atributos:

Luego compilamos el diseo:

Finalmente podemos simular el proyecto: Usamos WAVEFORM EDITOR para crear las formas de onda. Usamos ENTER NODES FROM SNF:

Vemos la simulacin obtenida:

7.- HACIENDO USO DE LA HERRMIENTA MAX PLUS II, DISEE UNA MAQUINA DE ESTADOS QUE RECONOZCA LA SECUENCIA 0 0 1 1, AUN TRALAPADAS. SEGN EL PROCEDIMIENTO SIGUIENTE: CREAR EL ESQUEMATICO ASIGNAR PINES DE ENTRADA Y SALIDA CONECTAR LOS SIMBOLOS EDITAR LOS NOMBRES DE LOS PINES ASIGNAR NUMERO DE PINES COMPILAR EL PROYECTO SIMULAR EL PROYECTO

Hacemos la grfica de estados:

Hacemos la tabla de estados teniendo en cuenta: A=00 B=01 C=10 D=11 ESTADO SIGUIENTE Q1& QO& x 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1

ESTADO ACTUAL Q1 QO x 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

J1 0 0 1 0 X X X X

K1 X X X X 0 0 1 1

Jb 1 0 X X 0 1 X X

K0 X X 1 1 X X 0 1

Aplicamos Karnaugh y conseguimos: J1=Qo x K1=Qo Jo=x Q1 Ko= Q1 Qo x

El circuito implementado es:

Simulamos: