Buses Locales

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Buses locales, buses del sistema y buses de expansin.

Jorge Rodriguez Leonardo Guerrero Erwin Higuera
Arquitectura de Computadores
Contenido
Concepto De Bus Jerarqua de Buses Bus PCI y USB Elementos de Diseo de un Bus
Estructura De Interconexin
Procesador Memoria
Dispositivos E/S
Existe una comunicacin entre los componentes principales de un computador. Las estructuras de interconexin mas comunes son las estructuras de bus.
La estructura de interconexin de permitir los siguientes tipos de transferencia entre los cuales se puede leer, enviar y escribir datos: Memoria a procesador Procesador a memoria E/S a procesador Procesador a E/S Memoria a E/S y viceversa
Interconexin De Buses:
Un bus es un camino de comunicacin entre dos o ms dispositivos constituido por varias lneas. El bus puede transmitir seales en forma binaria.
Estructura Del Bus
Los computadores presenta varios tipos de buses. Los buses se clasifican en 3 grupos: lneas de datos, direccin y control.
Lneas de datos: Es el camino para la transmisin de datos entre los componentes del sistema. Lneas de direccin: Se utiliza para designar la fuente o destino de un dato que se encuentra en el bus de datos y para direccionar el puerto de un dispositivo E/S.
Lineas de Control: Realiza en control sobre el uso de las lneas de datos y direccin. Este bus transmite ordenes e informacion de validez de los datos y direccin. Algunas lneas de control son:
Escritura a Memoria: El dato del bus se escribe en la posicin direccionada. Lectura de Memoria: El dato de la posicin direccionada se pone en el bus. Escritura de E/S: El dato de bus se transfiere a travs del puerto de E/S direccionado.
Lectura de E/S: El dato del puerto de E/S direccionado se pone en el bus. Transferencia Reconocida: Indica que el dato se ha aceptado o puesto en el bus. Peticin del Bus: Indica que un mdulo necesita disponer del control del bus. Cesin del Bus: Indica que se cede el control del bus a quien lo ha solicitado. Peticin de Interrupcin: Indica si hay una interrupcin pendiente. Interrupcin Reconocida: Seala que la interrupcin pendiente se ha aceptado. Reloj: Se utiliza para sincronizar las operaciones. Inicio (Reset): Pone los mdulos conectados en su estado inicial.
Funcionamiento del bus

Si un mdulo desea enviar un dato a otro debe hacer dos cosas: 1) obtener el uso del bus, y 2) transferir el dato a travs del bus. Si un mdulo desea pedir un dato a otro mdulo, debe: 1) obtener el uso del bus, y 2) transferir la peticin al otro mdulo mediante las lneas de control y direccin apropiadas. Despus debe esperar a que el segundo mdulo enve el dato.
Implementacio Fisica De Los Buses
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Jerarquia de Buses Multiples

Si se conecta un gran nmero de dispositivos al bus, el rendimiento puede disminuir por dos causas principales:
1. Mayor es el retardo de propagacin 2. El bus puede convertirse en un cuello de botella
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Por consiguiente la mayora de los computadores usan varios tipos de buses, normalmente organizados jerrquicamente.
Hay un bus local que conecta el procesador a una memoria cache y al que pueden conectarse uno o ms dispositivos locales.
Arquitectura de bus tradicional
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La jerarquia tradicional es razonablemente eficiente. El controlador de cache est integrado junto con el adaptador, o dispositivo de acoplo, que permite la conexin al bus de alta velocidad. El puerto serie se usa para conectar Impresora y escaner
SCSI (Small Interface)
Computer
System
Arquitectura de altas prestaciones
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Buses de Alta velocidad PCI

Peripheral Component Interconnect Ancho de banda elevado Independiente del procesador Mejores prestaciones para E/S de alta velocidad El estndar actual permite el uso de 64 lneas de datos a 33 MHz, para una velocidad de transferencia de 264 MB/s, 2.112 GB/s.
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Intel empez a trabajar el PCI en 1990 pensando en sus sistemas Pentium El bus PCI puede configurarse como un bus de 32 64 bits. Las 50 lneas de seal obligatorias se dividen en los grupos funcionales siguientes: Terminales de sistema: Constituidas por las seales de reloj y reinicio. Terminales de direcciones y datos: Incluye 32 lneas para datos y direcciones multiplexadas. Las otras lneas del grupo se utilizan para interpretar y validar las seales correspondientes a datos y direcciones.
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Terminales de control de interfaz: Controlan la temporizacin de las transferencias y proporciona coordinacin entre los que la inician y los destinatarios. Terminales de arbitraje: Estas no son lneas compartidas. Cada maestro del PCI tiene su propio par de lneas que lo conectan directamente al arbitro del bus PCI. Terminales para seales de error: Indican errores de paridad u otros.
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Buses de Alta velocidad USB

Universal Serial Bus
Creado en el 1996 por siete empresas: IBM, INTEL, NORTHERN, TELECOM, COMPAQ, MICROSOFT, DIGITAL EQUIPMENT CORP Y NEC El diseo del USB tena en mente eliminar la necesidad de adquirir tarjetas separadas para poner en los puertos bus ISA o PCI,
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Los dispositivos USB se clasifican en cuatro tipos segn su velocidad de transferencia de datos: Baja velocidad (1.0): Tasa de transferencia de hasta 1'5 Mbps (192 KB/s). Velocidad completa (1.1): Tasa de transferencia de hasta 12 Mbps (1'5 MB/s). Alta velocidad (2.0): Tasa de transferencia de hasta 480 Mbps (60 MB/s). Super velocidad (3.0): Actualmente en fase experimental y con tasa de transferencia de hasta 4.8 Gbps (600 MB/s).
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Los cables de datos son un par trenzado para reducir el ruido y las interferencias.
Controlador USB Reside dentro del PC y es responsable de las comunicaciones entre los perifricos USB y la CPU del PC
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Diagrama de capas
ELEMENTOS DE DISEO DE UN BUS
Tipos de buses
Dedicados Sus lnea estn dedicadas a una nica funcin Uso de lneas separadas para direcciones y para datos. Multiplexados Una lnea realiza varias funciones. Ventaja: uso de menos lneas, ahorra espacio y costo Desventajas: Se necesita una circuitera ms compleja.
METODO DE ARBITRAJE
Es necesario ya que diariamente mas de un modulo puede estar necesitando el control del bus. Su propsito es designar un dispositivo (procesador o un modulo de E/S) como maestro del bus Los mtodos de arbitraje se pueden clasificar como centralizados o distribuidos.
METODO DE ARBITRAJE
Arbitraje centralizado Un nico dispositivo (controlador de bus o arbitro) hardware es responsable de asignar tiempos en el bus, puede estar en un mdulo separado o ser parte del procesador. Arbitraje distribuido No existe un controlador central, cada mdulo dispone de lgica para controlar el acceso y los mdulos actan conjuntamente para compartir el bus
TEMPORIZACIN
Forma de coordinar los eventos en el bus. T. Sncrona La presencia de un evento esta determinador por un reloj El bus incluye la lnea del reloj T. Asncrona Los eventos en el bus son consecuentes y dependen de que se produzca un evento previo
TEMPORIZACIN
La T. sncrona es menos flexible ya que los dispositivos deben utilizar la misma frecuencia de reloj, el sistema no puede aprovechar las mejoras en las prestaciones de los nuevos dispositivos. En la T. asncrona el bus puede compartir una mezcla de dispositivos lentos y rpidos, utilizando tanto las tecnologas mas antiguas como las recientes
ANCHO DEL BUS
El ancho del bus de datos afecta a las prestaciones del sistema: cuanto ms ancho el bus de datos, mayor el nmero de bits que transmite a la vez. El ancho del bus de direcciones afecta a la capacidad del sistema: cuanto ms ancho es el bus de direcciones, mayor es el rango de posiciones a las que se puede hacer referencia.
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GRACIAS THANK YOU

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Buses locales, buses del sistema y buses de expansin.

Estructura Del Bus

Funcionamiento del bus

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Jerarquia de Buses Multiples

1. Mayor es el retardo de propagacin 2. El bus puede convertirse en un cuello de botella

Jerarquia de Buses Multiples

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Jerarquia de Buses Multiples

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Buses de Alta velocidad PCI

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Buses de Alta velocidad USB

Buses de Alta velocidad USB

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