Fund A Mentos de Logic A Digital

Fundamentos de lgica digital
Unidad 1 Introduccin al tablero de circuitos
UNIDAD 1 INTRODUCCIN AL TABLERO DE CIRCUITOS

OBJETIVO DE LA UNIDAD Al finalizar esta unidad, usted ser capaz de localizar, identificar y conectar circuitos digitales. Tambin podr demostrar estados lgicos digitales, mediante el tablero de circuitos FUNDAMENTOS DE LA LGICA DIGITAL (DIGITAL LOGIC FUNDAMENTALS). FUNDAMENTOS DE LA UNIDAD
COMPUERTAS LOGICAS El tablero de circuitos Fundamentos de lgica digital se compone de diez bloques de circuitos que demuestran diferentes tipos de compuertas lgicas, tambin hay tres bloques de circuitos de soporte de voltaje y seal.
Los circuitos de compuerta lgica estn compuestos de transistores que actan como interruptores tipo encendido/apagado (on/off). La mayor parte de las compuertas del tablero son TTL bipolares (lgica Transistor a Transistor). La comparacin entre la compuerta TTL y la CMOS se efecta en el bloque de circuitos Comparacin de TTL/CMOS (TTL/CMOS COMPARISON).
ESTADOS LOGICOS El estado lgico de salida (nivel) de una compuerta depende del estado lgico de la(s) entrada(s). Hay dos estados lgicos: 1 nivel alto y 0 nivel bajo. La salida de algunas compuertas puede encontrarse en estado de Z-alto (alta impedancia), el cual no es un estado lgico ni bajo ni alto. La compuerta est desactivada cuando la salida est en estado de Z-alto (alta impedancia); las entradas no afectan la salida. Los estados lgicos de la entrada y la salida cambian los niveles de voltaje en forma escalonada o casi instantneamente. La naturaleza de las seales digitales es el cambio secuencial (consecutivo). Los estados lgicos de la entrada y la salida cambian de nivel de voltaje en forma escalonada o casi instantneamente.La naturaleza de las seales digitales es de cambio secuencial. Las seales anlogas cambian de manera continua y suavizada. ALGEBRA BOOLEANA Las compuertas lgicas simulan ecuaciones del lgebra Booleana. Las ecuaciones de lgebra Booleana son expresiones que relacionan el estado lgico de la salida con el o los estados lgicos de la entrada.
Tenemos como ejemplo la ecuacin Booleana X= A, significa que la salida X tendr el mismo estado lgico de la entrada A. Esta relacin se presenta en la forma tabular llamada tabla de verdad. En una tabla de verdad, un 1 significa un 1 lgico o nivel alto, y un 0 significa un 0 lgico o nivel bajo.
Otro ejemplo de ecuacin Booleana es X = A. La tabla de verdad se muestra en la parte superior. En la ecuacin X = A, la X es el (estado opuesto o inverso) de A: cuando A es de valor lgico 1, X es de valor lgico 0, y viceversa. SIMBOLO DE NEGACION (NOT) La barra (la lnea sobre la letra A) es un smbolo NOT(negacin) que indica una condicin complementaria. La ecuacin Booleana X = A significa que si A es un 0 lgico, X es un 1 lgico.
COMPUTADORA DIGITAL Una computadora digital contiene circuitos integrados (CI's) que se componen de compuertas lgicas. Las salidas y las entradas de las compuertas lgicas estn conectadas para realizar la funcin de una computadora digital. Las letras, los nmeros y los smbolos grficos que son procesados por una computadora digital son representados por un cdigo binario, conformado por estados lgicos "unos" y "ceros". Los estados lgicos de las entradas y salidas de las compuertas, en una computadora digital, cambian de estado secuencialmente (consecutivamente). Las funciones de la lgica secuencial ocurren millones de veces por segundo. Entender los fundamentos de los circuitos lgicos digitales es el primer paso en el aprendizaje de la operacin de una computadora digital.
NUEVOS TRMINOS Y PALABRAS lgebra Booleana - una expresin lgica que relaciona el estado lgico de salida de una compuerta con su(s) estado(s) lgico(s) de entrada. circuitos integrados (CI's) - dispositivos que combinan las acciones de muchos transistores en un chip. Hay muchos tipos de dispositivos de CI. cdigo binario - un mtodo de representacin de nmeros, empleando los dgitos 0 y 1. compuertas lgicas - dispositivos que desempean funciones lgicas. CMOS - dispositivos construdos de un proceso Semiconductor de metal xido complementario. encapsulado de doble lnea (DIP) - un tipo de empaque de CI que tiene la misma cantidad de pines (terminales) en ambos lados del dispositivo. estado lgico complementario - el estado lgico binario opuesto; un 1 lgico es el estado lgico complementario de 0 lgico. LED - Diodo Emisor de Luz; es un diodo semiconductor que emite luz cuando est polarizado directamente. smbolo NOT - un smbolo de barra superior que indica que la funcin es el complemento. tabla de verdad - una tabla que muestra la relacin de estados lgicos de salida con todas las combinaciones de estados lgicos de entrada. tren de pulsos - una forma de onda continua y repetitiva; generalmente se refiere a una forma de onda cuadrada. TTL - Lgica-Transistor-Transistor; es una compuerta lgica compuesta de transistores bipolares. EQUIPO REQUERIDO Unidad base de FACET Tablero FUNDAMENTOS DE LA LGICA DIGITAL (DIGITAL LOGIC FUNDAMENTALS) Multmetro Osciloscopio de doble trazo
Ejercicio 1 Familiarizacin con el tablero de circuitos

OBJETIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted ser capaz de localizar e identificar los bloques de circuitos y componentes en el tablero de circuitos FUNDAMENTOS DE LA LGICA DIGITAL (DIGITAL LOGIC FUNDAMENTALS). Verificar sus resultados, identificando circuitos lgicos y realizando mediciones de niveles lgicos con un voltmetro y un osciloscopio. DISCUSIN DEL EJERCICIO Hay trece bloques de circuitos en el bloque de circuitos FUNDAMENTOS DE LGICA DIGITAL conectados a su unidad base. Tres de los bloques de circuitos son circuitos de soporte que se encuentran localizados en la esquina superior izquierda del tablero de circuitos. Los bloques de circuitos de soporte incluyen: o REGULADOR DE POTENCIA (no est marcado) o RELOJ o SEALES DE ENTRADA (INPUT SIGNALS) Los diez bloques de circuitos que contienen circuitos lgicos digitales son: o Y/NY (AND/NAND) o O/NI (OR/NOR) o X-O/X-NI (XOR/XNOR) o COLECTOR ABIERTO (OPEN COLLECTOR) o BIESTABLE S/R (SET/RESET FLIP-FLOP) o BIESTABLE TIPO-D (D-TYPE FLIP-FLOP) o BIESTABLE JK (JK FLIP-FLOP) o SALIDA TRI-ESTADO (TRI-STATE OUTPUT) o COMPARACIN DE TTL/CMOS (TTL/CMOS COMPARISON) o CONTROL DE BUS DE DATOS (DATA BUS CONTROL) El LED +5V indica que una potencia de 5 Vcd est disponible en el tablero de circuitos. Los bloques de circuitos CLOCK (RELOJ) proporcionan una seal de reloj de onda cuadrada de 50kHz. El bloque de circuitos de las SEALES DE ENTRADA proporciona dos salidas (A y B) de alta y baja (lgico 0). El bloque de circuitos contiene varios terminales a tierra. Los circuitos lgico en el tablero de circuitos estn contenidos en paquetes de circuito integrado (CI) tipo encapsulado de doble lnea (DIP).
Ejercicio 2 Conexin de circuitos lgicos digitales

OBJETIVO DEL EJERCICIO Cuando haya terminado este ejercicio, ser capaz de conectar CIRCUITOS LGICOS DIGITALES y observar las entradas y salidas, empleando el tablero de circuitos FUNDAMENTOS DE LGICA DIGITAL. Verificar sus resultados con un multmetro y un osciloscopio. DISCUSIN DEL EJERCICIO Las puntas de prueba conectan las terminales SEALES DE ENTRADA y RELOJ del bloque de circuitos a las terminales de entrada en los bloques de circuitos de la compuerta lgica. Un conector de dos postes tiene que ser instalado en los terminales del BLOCK SELECT para que funcionen los LEDs de entrada y salida. Cuando un LED est activado (encendido), el estado lgico es normalmente alto (1 lgico). Cuando un LED est desactivado (apagado), el estado lgico es normalmente bajo (0 lgico). Los estados lgicos de las entradas y salidas del circuito tambin pueden observarse con el voltmetro o con un osciloscopio.
Unidad 2 Elementos de lgica fundamental
UNIDAD 2 ELEMENTOS DE LGICA FUNDAMENTAL
OBJETIVO DE LA UNIDAD Al completar esta unidad, usted ser capaz de determinar las relaciones de entrada y salida de las compuertas lgicas AND (Y), NAND (NY), OR (O) Y NOR (NI), mediante el uso del tablero de circuitos FUNDAMENTOS DE LGICA DIGITAL. FUNDAMENTOS DE LA UNIDAD En los circuitos digitales TTL, existen dos niveles fundamentales de voltaje o estados lgicos: 1. Un estado alto llamado alto lgico (1 lgico), cercano a +5 Vcd. 2. Un estado bajo llamado bajo lgico (0 lgico), cercano a 0V. Para circuitos prcticos, cada estado consta de un nivel de voltaje mnimo y uno mximo. Fuera de este rango, el circuito lgico no puede determinar con seguridad cul estado lgico asignar.
La figura ilustra los lmites de operacin de los circuitos TTL tpicos. Los valores alto lgicos, representados por 1 lgico, tienen un rango entre 2 y 5 Vcd. Los valores bajo lgicos, representados por 0 lgico, tienen un rango entre 0 y 0.8 Vcd. Con unos (1) y ceros (0) se definen las tablas de verdad de circuitos y compuertas lgicas estndares.
Un nivel de voltaje entre los 0.8V y los 2V representa un estado lgico desconocido. Los niveles lgicos que estn cerca del umbral pueden generar resultados intermitentes. Cualquier ruido que "sume a" o "sustraiga de" la seal, puede colocar la entrada de la compuerta en el estado lgico desconocido.
El circuito ilustra un concepto lgico fundamental. Los interruptores A y B, en serie, representan una funcin AND (estado alto). Los interruptores A y B deben estar cerrados para iluminar la lmpara.Si algn interruptor est abierto, la lmpara se apaga.
Este circuito ilustra un segundo concepto lgico fundamental. Los interruptores A y B, en paralelo, representan una funcin OR. Cualquiera de los interruptores A o B puede ser cerrado para iluminar la lmpara.
Las posiciones de los interruptores pueden ser relacionadas con los niveles lgicos. Los niveles lgicos estn representados por alto (1) o bajo (0).
Las ecuaciones Booleanas definen las relaciones de salida y entrada de los circuitos lgicos. En lugar de unos y ceros, las ecuaciones Booleanas toman la forma de A y B = C, anotados como se muestra arriba. La ecuacin Booleana A y B = C define la operacin del circuito. Los interruptores A y B deben ambos activar los estados de expresin (encendido o alto) para iluminar la lmpara (C). Cuando una condicin de lmpara encendida es considerada alto lgico, entonces ambas, A y B, deben ser alto para generar una salida alto. Las funciones lgicas bsicas pueden ser complementadas. El complemento de un estado lgico es su estado opuesto.Los niveles alto lgico (1) y bajo lgico (0) son complementos uno del otro. Cero (0) es el complemento nico de uno (1), mientras que 1 es el complemento nico de cero. La complejidad del encapsulado de CI determina su clasificacin. Los encapsulados del CI son clasificados de la siguiente manera: SSI - Dispositivos de Integracin de Escala Pequea. MSI - Dispositivos de Integracin de Escala Media. LSI - Dispositivos de Integracin de Escala Grande. VLSI -Dispositivos de Integracin de Escala Muy Grande. Dispositivos de CI a la medida.
La relacin entre la cantidad de compuertas y la clasificacin se ilustra arriba. Por ejemplo, un dispositivo LSI (Integracin de Escala Grande) puede contener entre 101 y 1000 (1K) compuertas.
NUEVOS TRMINOS Y PALABRAS activa - reconoce todas las entradas de una compuerta AND o de una NAND. AND - (AB = C o AB = C) Es una funcin lgica la cual genera un nivel alto lgico cuando todas las entradas estn en un nivel lgico alto. ceros (0) - representan estados bajos lgicos; los ceros son complementos de 1. complemento - Es lo opuesto. complemento nico - Es el inverso de un estado lgico inicial. Ceros y unos son complementos unos de otros. desactiva - bloquea una o ms entradas de una compuerta AND o de una NAND. estado alto - un nivel de voltaje que es interpretado como un alto lgico. estado bajo - un nivel de voltaje que es interpretado como un bajo lgico. OR - (A + B = C) Es una funcin lgica, la cual genera un nivel alto lgico cuando cualquier entrada simple est en un nivel lgico alto. pull-up - una resistencia empleada para terminar una entrada AND (Y) o NAND (NY) no utilizada a un nivel lgico alto (Vcc). NAND - (AB = C o AB = C) Es una funcin lgica, la cual genera un nivel bajo lgico cuando las entradas estn en un estado lgico alto. NOR - (A+B = C) una funcin lgica la cual genera un nivel bajo lgico cuando alguna entrada simple est a un nivel lgico alto. umbral - valores de voltaje que definen los lmites alto y bajo de sus respectivos niveles lgicos. unos (1) - representan estados altos lgicos; los unos son complementos de 0. EQUIPO REQUERIDO Unidad base de FACET Tablero FUNDAMENTOS DE LOGICA DIGITAL Multmetro Osciloscopio de doble trazo
Ejercicio 1 Funciones lgicas AND/NAND

OBJETIVO DEL EJERCICIO Cuando haya completado el ejercicio, ser capaz de determinar la operacin de las compuertas lgicas AND (Y) y NAND (NY). Verificar sus resultados, mediante la generacin de TABLAS DE VERDAD para cada funcin. DISCUSIN DEL EJERCICIO La salida de la compuerta AND est en estado alto slo cuando todas las entradas se encuentran en estado alto. La salida de la compuerta NAND est en estado bajo slo cuando todas las entradas se encuentran en estado alto. Una entrada bajo deshabilita a las compuertas AND o NAND. Una entrada alto (compuertas de dos entradas) habilitar a las compuertas AND o NAND. La salida de compuerta AND est en fase con su entrada. La salida de una compuerta NAND habilitada es el complemento de su entrada.
Ejercicio 2 Funciones lgicas OR/NOR

OBJETIVO DEL EJERCICIO Cuando haya completado el ejercicio, ser capaz de determinar la operacin de una compuerta lgica OR (O) y una NOR (NI). Verificar sus resultados, generando tablas de verdad para cada funcin. DISCUSIN DEL EJERCICIO La salida de una compuerta OR es alto cuando cualquier entrada es alto. La salida para la compuerta NOR es bajo cuando cualquier entrada es alto. Una entrada alto deshabilitar una compuerta OR o una NOR. Una entrada bajo (compuerta de dos entradas) habilitar una compuerta OR o una NOR. Las salidas de las compuertas OR/NOR se complementan entre si.
Unidad 3 Compuertas OR/NOR exclusivas
UNIDAD 3 COMPUERTAS OR/NOR EXCLUSIVAS
OBJETIVO DE LA UNIDAD Al completar esta unidad, usted ser capaz de demostrar la relacin entrada/salida de las compuertas OR Exclusiva y NOR Exclusiva. Mediante el empleo del bloque de circuitos XOR/XNOR (X-O/X-NI) en el tablero de circuitos FUNDAMENTOS DE LGICA DIGITAL. FUNDAMENTOS DE LA UNIDAD
Una compuerta de tipo exclusivo es empleada en sistemas aritmticos o donde se van a comporar los estados de entrada. Las compuertas exclusivas toman dos formas: OR EXCLUSIVA (XOR) y NOR EXCLUSIVA (XNOR) Los smbolos esquemticos son mostrados arriba. Las lneas curvas dobles en las entradas de la compuerta diferencian la funcin exclusiva de una funcin OR o NOR convencional.
La salida (C) de una compuerta XOR es 1 lgico (alto), cuando las entradas (A y B) resultan complementarias (no iguales una a otra).
La ecuacin Booleana para una compuerta XOR es C = AB + AB, o de forma simplificada C = A * B. Un signo ms dentro de un crculo * denota una funcin exclusiva en una ecuacin Booleana.
La salida (C) de una compuerta XNOR es 1 lgico (alto) cuando las entradas de la compuerta (A y B) son iguales (los dos alto o los dos bajo). Una compuerta XNOR tiene un crculo en la salida, adems de la doble lnea curva en la entrada.
La ecuacin Booleana para una compuerta XNOR es C = AB + AB o de una forma simplificada C = A*B.
Arriba est la tabla de verdad para las funciones XOR y XNOR. El circuito XOR detecta condiciones de desigualdad en su entrada. El circuito XNOR detecta condiciones de igualdad en su entrada.
NOTA: Esta es la compuerta actual XNOR usada en el tablero de circuitos. Como se indica arriba, dos compuertas XOR pueden ser conectadas para que generen seales de salida XOR y XNOR. La salida de la segunda compuerta XOR (E) es la funcin XNOR de las entradas A y B. La segunda compuerta XOR desarrolla una operacin XNOR debido a la accin de la resistencia levantadora (pull-up) conectada en D.
Esta tabla es la tabla de verdad del circuito que se muestra arriba. NUEVOS TRMINOS Y PALABRAS colector abierto - un tipo de salida de compuerta que generalmente requiere una resistencia pullup conectada al colector. desigualdad - una condicin en la cual los estados lgicos de entrada no son iguales (complementarios). igualdad - una condicin en la cual los estados lgicos de entrada son iguales (no complementarios). NOR EXCLUSIVA (XNOR) - una compuerta lgica que genera un nivel de salida alto para condiciones de igualdad o una salida baja para condiciones de desigualdad. OR EXCLUSIVA (XOR) - una compuerta lgica que genera un nivel de salida bajo para condiciones de igualdad o una salida alta para condiciones de desigualdad. EQUIPO REQUERIDO Unidad base de FACET Tablero FUNDAMENTOS DE LOGICA DIGITAL Multmetro Osciloscopio de doble trazo Generador de onda senoidal
Ejercicio 1 Funciones de compuertas OR/NOR exclusivas

OBJETIVO DEL EJERCICIO Despus de completar este ejercicio, usted ser capaz de demostrar la operacin de una compuerta lgica OR EXCLUSIVA y de una compuerta lgica NOR EXCLUSIVA. Verificar sus resultados generando tablas de verdad para cada funcin. DISCUSIN DEL EJERCICIO Un CI (circuito integrado) 74LS136 puede ser configurado para proporcionar ambas funciones XOR y XNOR. La salida de un circuito XOR es alto para las condiciones de entrada de desigualdad. La salida de un circuito XNOR es alto para las condiciones de entrada de igualdad. Las entradas de un CI tipo exclusivo no pueden ser bloqueadas debido a que los estados lgicos de todas las entradas afecta al estado de salida. Las salidas de las compuertas XOR y XNOR son complementarias para los estados de entradas idnticos de XOR y XNOR.
Ejercicio 2 Respuesta dinmica de compuertas XOR/XNOR

OBJETIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted ser capaz de demostrar la respuesta de salida de las compuertas XOR y XNOR para una entrada de onda cuadrada. Verificar sus resultados, observando las formas de onda del circuito con un osciloscopio. DISCUSIN DEL EJERCICIO Una compuerta de dos entradas XOR o XNOR no puede ser deshabilitada por una entrada llevada a alto o bajo. El nivel que se encuentra en una entrada de una compuerta de dos entradas XOR/XNOR, controla la relacin de la fase de entrada/salida de la compuerta. Una compuerta de dos entradas XOR, genera un complemento si una de sus entradas es llevada a alto. Una compuerta de dos entradas XNOR, genera un complemento si una de sus entradas es llevada a bajo.
Unidad 4 Colector abierto y otras compuertas TTL
UNIDAD 4 COLECTOR ABIERTO Y OTRAS COMPUERTAS TTL

OBJETIVO DE LA UNIDAD Al completar la siguiente unidad, usted ser capaz de demostrar las caractersticas de operacin de un Inversor LS Schmitt-Trigger, un Inversor LS estndar y un Buffer de colector abierto, mediante el bloque de circuitos COLECTOR ABIERTO (OPEN COLLECTOR). FUNDAMENTOS DE LA UNIDAD Las compuertas de entrada estndar Schottky de bajo consumo de potencia (LS) requiere formas de ondas de entrada con tiempos de subida (propagacin) y tiempos de cada rpidos. Las compuertas LS Schmitt-trigger permiten seales de entrada con lentos tiempos de propagacin y de cada o ruido, para manejar CI's TTL sin generar seales falsas de salida.
La figura muestra, los niveles de voltaje de entrada a los cuales la seal de entrada est en un estado lgico bajo, alto o incierto, para una compuerta LS estndar. El VIH (voltaje en alto) y VIL (voltaje en bajo) representan la especificacin de los niveles de voltaje de entrada en los cuales, la salida tiene un estado lgico definido (alto o bajo). En VIH (2V) o ms, la salida de una compuerta LS estndar es alto para un buffer y bajo para un inversor. En VIL (0.8V) o menos, la salida de una compuerta LS estndar es bajo para un buffer y alto para un inversor.
El estado lgico de salida es incierto entre un voltaje de entrada de 0.8V y 2V. Realmente, la salida cambia el estado durante un limitado rango de voltaje de entrada incierto que est entre 0.8V y 2V.
Para una compuerta Schmitt-trigger LS, los niveles del voltaje de entrada en el cual la entrada est en un estado lgico bajo, bloqueado o alto, se muestran enseguida.
Con una compuerta Schmitt-trigger, el estado lgico de salida no cambiar hasta que el voltaje de entrada se incremente al punto de disparo ms alto de 1.6V. Este es el voltaje de un umbral hacia positivo ( VT+). Cuando el voltaje de entrada disminuye, la salida no cambiar hasta que el voltaje de entrada disminuya al punto de disparo ms bajo de 0.8V. Este es el voltaje de umbral, hacia a negativo (VT).
La retroalimentacin positiva (histresis) es usada en el circuito de compuerta Schmitt-trigger. Los voltajes de entrada entre VT y VT+ son bloqueados y no producirn falsos estados de salida, si las entradas tienen tiempos lentos de propagacin y cada o cuando la seal de entrada contiene ruido.
Un circuito de compuerta de colector abierto tiene su salida conectada slo al colector de un transistor, como se muestra. V = 0 Vcd El terminal de salida no est conectado a ninguna fuente interna de poder, por lo tanto, como se muestra arriba, un voltmetro indica 0 Vcd, an cuando el transistor est desactivado.
En general, un dispositivo de colector abierto requiere una resistencia levantadora (pull-up) para VCC (5 Vcd). El voltmetro lee 5 Vcd (VCC) cuando el transistor est desactivado y es menor que 0.5 Vcd, cuando el transistor est activado. Este circuito desarrolla la operacin de una NAND, porque la salida de la AND es complementada (invertida) por el transistor de colector abierto.
La figura muestra el smbolo de una compuerta NOT o inversor. La esfera a la salida de la compuerta indica una funcin NOT. Una compuerta lgica que tiene una salida complementaria a la entrada es un inversor o una compuerta NOT.
Se muestran las distintas combinaciones de compuertas lgicas y los efectos de una operacin NOT. NUEVOS TRMINOS Y PALABRAS buffer - una compuerta lgica con una entrada y una salida, y el estado lgico de salida es igual al estado lgico de entrada. caracterstica de transferencia - es la relacin entre los niveles de voltaje de salida y de entrada de una compuerta lgica. Histresis - Es un tipo de retroalimentacin positiva, empleada para mejorar el tiempo de respuesta de una compuerta conducida por formas de onda analgicas. inversor - una compuerta lgica con una entrada y una salida, y el estado lgico de salida es el complemento de la entrada. NOT - Es un tipo de circuito lgico usado para generar un complemento. OR-TIE - una funcin de circuito que permite ms de una salida de compuerta para controlar un punto de un circuito. Schmitt-Trigger - un tipo de compuerta que emplea la histresis para determinar los puntos de umbral. Schottky de bajo consumo de potencia (LS) - un tipo de familia lgica que utiliza diodos de alta velocidad/baja cada de voltaje para mejorar el funcionamiento de la compuerta. separador - es una compuerta lgica con una entrada y una salida, y el estado lgico de salida es igual al estado lgico de entrada. tiempos de cada - el perodo de tiempo requerido para que una seal se mueva de su punto de 90% a su punto de 10%. Tambin llamado el tiempo de transicin desde alto hacia bajo. tiempos de subida - el perodo de tiempo requerido para que una seal se mueva desde su punto de 10% a su punto de 90%. Tambin llamado tiempo de transicin desde bajo hacia alto. VIH - el voltaje mnimo para que la entrada de una compuerta estndar sea un 1 lgico. VIL - el voltaje mximo para que la entrada de una compuerta estndar sea un 0 lgico. VT+ - Es el voltaje de umbral hacia el positivo de una compuerta Schmitt. VT- - Es el voltaje de umbral hacia el negativo de una compuerta Schmitt.
Ejercicio 1 Operacin con CD de NOT y OR-TIE

OBJETIVO DEL EJERCICIO Despus de finalizar este ejercicio, usted ser capaz de demostrar la operacin de las funciones NOT y OR-TIE. Verificar los resultados, midiendo los estados lgicos del circuito. DISCUSIN DEL EJERCICIO Una compuerta NOT complementa un estado lgico. Las compuertas de colector abierto requieren un circuito pull-up. En un estado lgico bajo, la salida de una compuerta consumir corriente. Dos o ms compuertas de colector abierto con sus salidas conectadas entre s, realizan una operacin OR-TIE. Las conexiones OR-TIE requieren el uso de compuertas de colector abierto.
Ejercicio 2 Caractersticas de transferencia de compuertas

OBJETIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted ser capaz de demostrar los efectos de un nivel de voltaje de seal de entrada sobre el estado lgico de la salida de un Inversor LS Schmitt-Trigger y en un Inversor LS estndar, empleando el bloque de circuitos COLECTOR ABIERTO (OPEN COLLECTOR). Verificar sus resultados comparando las formas de onda de salida de cada tipo de inversor. DISCUSIN DEL EJERCICIO El inversor ESTNDAR cambia de estado sobre un rango de voltaje limitado, que se encuentra entre los VIL y VIH especificados. La salida de un inversor Schmitt trigger cambia de estado slo en los VT+ y VT especificados; las seales de entrada entre VT+ y VT estn bloqueadas. Una compuerta Schmitt transforma formas de onda de entrada analgicas en formas de ondas cuadrada digitales de salida.
Unidad 5 Flip-Flop
UNIDAD 5 FLIP-FLOP
OBJETIVO DE LA UNIDAD Al completar esta unidad, usted ser capaz de demostrar la operacin de un FLIP-FLOP (RS) Set/Reset (Biestable S/R), y un FLIP-FLOP tipo D (Biestable Tipo D), en el tablero de circuitos FUNDAMENTOS DE LA LGICA DIGITAL, usando mediciones de niveles lgicos de las seales de entrada y de salida. FUNDAMENTOS DE LA UNIDAD Los circuitos Flip-Flop tienen una salida de estado 1 lgico (alto) o 0 lgico (bajo). Los FlipFlop son bi-estables: ellos permanecen en un estado lgico hasta ser conmutados al estado complementario (opuesto). 1 lgico (alto) es el complemento de 0 lgico (bajo). Los Flip-Flop funcionan como elementos de memoria o acumulacin, como circuitos de sincronizacin, divisores y elementos de restablecimiento del sistema. Los circuitos Flip-Flop estn configurados con compuertas lgicas bsicas o con un circuito integrado (CI) con muchas compuertas.
Existen varios tipos de configuraciones Flip-Flop. Esta unidad demuestra los Flip-Flop RS (set/reset) y los Flip-Flop tipo D. Los smbolos esquemticos correspondientes son mostrados arriba. Los circuitos Flip-Flop tienen 2 salidas etiquetadas como Q y Q. Las entradas incluyen set (preajustar), reset (limpiar), datos y seales de reloj.
Unidad 5 Flip-Flop
Las salidas Q y Q son complementarias: cuando Q es alto (1 lgico), Q es bajo (0 lgico) y viceversa.
Cuando un Flip-Flop est en set o pre-ajustado, la salida Q se pone en estado alto (1 lgico).
Reset o limpiar, pone la salida Q en un estado (0 lgico).
Unidad 5 Flip-Flop
Algunos Flip-Flop tienen entradas para una seal de reloj. Un nivel lgico especfico (niveldisparado) o una transicin (flanco-disparado) de la seal de reloj, activan el Flip-Flop para responder al nivel lgico de la seal de datos. Se muestran dos tipos de seales de reloj que activan los Flip-Flop. Un Smbolo en la entrada del reloj (CLK) identifica la seal de reloj. La transicin positiva (borde o flanco) del reloj activa el Flip-Flop a la izquierda para responder a la entrada de datos. El Smbolo del CLK es un tringulo. La transicin negativa (borde o flanco) del reloj activa al Flip-Flop a la derecha para responder a la entrada de datos. Un crculo y un tringulo representan el smbolo CLK. NUEVOS TRMINOS Y PALABRAS acoplamiento cruzado - Se refiere a las compuertas pares configuradas con retroalimentacin desde cada salida a una entrada de la compuerta adyacente. biestables - son las salidas que permanecen en un estado lgico hasta que son conmutadas al estado complementario. eliminador de rebote (debounce) - Se emplea para retirar los cambios de estado falsos, producidos por el rebote mecnico de los contactos de los interruptores de conmutacin. Flip-Flop - Es un circuito que puede almacenar un bit de datos (0 1). Flip-Flop RS (set/reset) - un Flip-Flop que tiene dos entradas, S y R, que pueden ser preajustadas o limpiadas. Flip-Flop tipo D - un circuito Flip-Flop que requiere una seal de reloj para volver la salida (Q) igual a la entrada (D). reset - limpiar (clear). set - pre-ajustar (preset). transicin - Se refiere a la porcin hacia positivo o hacia negativo de una seal de reloj, que es opuesta a su nivel de estado estable alto o bajo.
Unidad 5 Flip-Flop
Ejercicio 1 Flip-Flop Set/Reset

OBJETIVO DEL EJERCICIO Cuando haya completado el ejercicio, ser capaz de demostrar las caractersticas de operacin de un FLIP-FLOP (RS) Set/Reset (Biestable S/R), empleando compuertas NAND de acoplamiento cruzado. Verificar sus resultados con un osciloscopio. DISCUSIN DEL EJERCICIO Un Flip-Flop set/reset tiene dos entradas, S (Set) y R (Reset) y dos salidas complementarias Q y Q. Los crculos en S y R indican que se requiere un lgico bajo. Este Flip-Flop RS no requiere de una seal de reloj; sin embargo, algunos estn configurados con una entrada de reloj. Un lgico bajo en la entrada S combinado con un lgico alto en R ajusta la salida Q a lgico alto y la salida de Q a lgico bajo. Cuando las entradas se cambian a alto en S y a bajo en R, el Flip-Flop es restablecido: la salida Q se convierte baja y Q se convierte en alta. Un Flip-Flop RS es biestable porque las salidas estn aseguradas o almacenadas, hasta conmutarse a los estados lgicos complementarios. El Flip-Flop RS consta de dos compuertas NAND con salidas de acoplamiento cruzado: una entrada conecta a la salida de la compuerta adyacente. Las compuerta NAND en un diagrama de Flip-Flop RS son generalmente representadas por los smbolos de las compuertas OR con entradas anuladas. Una compuerta OR con entradas anuladas tiene los mismos estados de salida que una compuerta NAND. Como Q se conecta a la entrada B1 de la compuerta B de NAND, las dos entradas alto de la compuerta B provoca un bajo en Q. Debido a que Q conecta a la entrada A2 de la compuerta A de NAND, la entrada de A2 es bajo. Cuando el Flip-Flop RS est ajustado (set), la salida Q es alto. Cuando el interruptor est abierto, la salida Q permanece alto y la salida Q permanece bajo porque las compuertas estn en acoplamiento cruzado. La retroalimentacin de la compuerta B (Q) mantiene la entrada A2 bajo y la retroalimentacin de la compuerta A (Q) mantiene a la entrada B1 alto. La compuerta A de NAND tiene una entrada bajo que se requiere para una salida alto (Q) y la compuerta B de NAND tiene dos entradas alto que se requiere para una salida bajo (Q). El Flip-Flop RS asegura la condicin de SET (Q alto y Q bajo) hasta que el interruptor sea colocado en la posicin RESET.
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Unidad 5 Flip-Flop
Colocando el interruptor en RESET (R) se pone una seal bajo en la entrada B2. Una seal bajo en cualquier entrada de la compuerta B de NAND provoca una salida alto (Q). Ya que Q se conecta la entrada A2 de la compuerta A de NAND, las dos entradas alto en la compuerta A producen una salida bajo (Q). Debido a que Q se conecta a la entrada B1 de la compuerta B de NAND, la entrada B1 es bajo. Cuando el Flip-Flop RS es restablecido, la salida Q es bajo y la salida Q es alto. Cuando el interruptor est abierto, la salida Q permanece en alto y la salida Q permanece en bajo debido a la retroalimentacin. La compuerta B de NAND tiene una entrada bajo que es requerida para una salida alto (Q) y la compuerta A de NAND tiene dos entradas alto que son requeridas para una salida bajo (Q). El Flip-Flop RS asegura la condicin RESET (Q alto y Q bajo) hasta que el interruptor se coloca en la posicin SET. Cuando la posicin de un interruptor cambia, ste rebota (abre y cierra contacto) varias veces antes de hacer contacto permanente. Ya que las salidas Q y Q de un Flip-Flop RS se enganchan para un estado fijo en el contacto inicial del interruptor para SET o RESET, el rebote del interruptor no afecta el estado de salida del Flip-Flop. Un Flip-Flop RS protege a un circuito del efecto rebote del interruptor; el Flip-Flop RS puede ser usado como eliminador de rebote (debounce) del contacto de un interruptor. El rebote del interruptor no cambia el estado de la salida del Flip-Flop RS porque Q y Q se enganchan en el contacto inicial para SET o RESET, y las compuertas NAND estn en acoplamiento cruzado. Un alto en las entradas de SET y RESET (1,1), despus de ajustar o limpiar el Flip-Flop, representa colocar el interruptor en la posicin Abierto. Colocando el interruptor en la posicin abierto despus de SET o RESET, no cambia el estado de la salida. Este circuito Flip-Flop RS no puede tener una seal bajo en las entradas SET y RESET simultneamente, debido a la disposicin del interruptor. Sin embargo, si una seal bajo fuera puesta en las dos entradas, SET y RESET, Q y Q deberan ser alto. Este estado es prohibido a que son deseadas las salidas complementarias. Colocando una seal alto en las entradas SET y RESET, siguiendo el estado de salida prohibido (dos altos), se provoca una condicin de carrera entre las salidas Q y Q para una condicin de salida complementaria indeterminada.
Unidad 5 Flip-Flop
Ejercicio 2 Flip-Flop tipo D

OBJETIVO DEL EJERCICIO Cuando haya finalizado el ejercicio, usted ser capaz de determinar las caractersticas de un FLIP-FLOP TIPO D, observando los estados lgicos de las salidas, en respuesta a las seales de entrada. Verificar los resultados con un osciloscopio DISCUSIN DEL EJERCICIO El smbolo esquemtico muestra un Flip-Flop tipo D tpico. Hay una entrada de datos (D) y una entrada de reloj (CLK). Una entrada PR (preset) ajusta el Flip-Flop y una entrada CLR (clear) limpia o restablece el Flip-Flop. Las dos salidas, Q y Q, son complementarias. Un bajo (0 lgico) en PR ajusta la salida Q en alto Q (1 lgico). Un bajo en CLR restablece (reset) Q en bajo. Si la entrada PR o CLR, permanecen en estado bajo, el Flip-Flop es bloqueado en su estado de ajuste (set) o de restablecer (reset) respectivamente; las seales de datos o de reloj no tienen efecto en Q y Q. Un bajo (0 lgico) lgico en PR ajusta Q alto (1 lgico). El pequeo crculo y el tringulo en la entrada del CLK indica que el flanco negativo de la seal de reloj activa la entrada de datos (D). La entrada de datos debe ser estable antes y despus de que el Flip-Flop est cronometrado. El estado lgico de los datos es entrada para el biestable (Flip-Flop) tipo D, slo durante la transicin de la seal de reloj de alto a bajo. Este es un diagrama de distribucin de tiempo que muestra la relacin entre la entrada de datos (D), las salidas (Q y Q) y la seal de reloj (CLK). Q es igual a la entrada D despus del flanco negativo de CLK. Q es el complemento de D y Q. Una vez que un Flip-Flop tipo D es cronometrado, los cambios en el estado lgico de D no afectan a Q y Q, hasta que haya otro flanco negativo de la seal CLK. La salida Q es 1 lgico. Si la entrada D es 0 lgico, durante el siguiente flanco negativo de la seal de reloj, la salida Q cambia a 0 lgico. Por ejemplo, si PR es 1 lgico y CLR es 0 lgico, el Flip-Flop tipo D es restablecido: Q es 0 lgico y Q es 1 lgico. Los estados lgicos de D y CLK no afectan las salidas.
Unidad 6 Flip-Flop JK
UNIDAD 6 FLIP-FLOP JK
OBJETIVO DE LA UNIDAD Cuando haya completado esta unidad, usted ser capaz de demostrar la operacin y configuracin de un FLIP-FLOP JK (Biestable JK), usando el tablero de circuitos FUNDAMENTOS DE LGICA DIGITAL (DIGITAL LOGIC FUNDAMENTALS). FUNDAMENTOS DE LA UNIDAD
La figura muestra el smbolo esquemtico de un Flip-Flop JK. Hay dos entradas de datos (J y K) y una entrada de reloj (CLK). Este Flip-Flop JK requiere una seal de flanco negativo del reloj; sin embargo, otros Flip-Flop JK pueden requerir un flanco positivo del reloj, un 1 lgico o un 0 lgico de seal de reloj. Adems, usualmente hay entradas asncronas Pre-establecer (reset) y limpiar (clear) para ajustar y restablecer respectivamente el Flip-Flop JK. Cualquier nivel lgico negativo o positivo (como se muestra) puede ser requerido en PR o CLR. Las salidas Q y Q son complementarias. El Flip-Flop JK es el Flip-Flop ms comnmente usado por ser verstil. El Flip-Flop JK puede ser adaptado para que tenga las caractersticas de operacin de un FlipFlop RS, un Flip-Flop T (Flip-Flop de conmutacin), un Flip-Flop tipo D o un Flip-Flop JK maestro-esclavo.
El Flip-Flop JK bsico, es esencialmente un Flip-Flop RS cronometrado; las entradas J y K son equivalentes a las entradas R y respectivamente.
Un Flip-Flop T es un Flip-Flop JK con las entradas J y K ajustadas en alto (1 lgico). Las salidas de un Flip-Flop T cambian de estado a cada pulso de reloj.
Un Flip-Flop tipo D es un Flip-Flop JK con entradas J y K complementarias.
Un Flip-Flop maestro-esclavo equivale a 2 Flip-Flop JK con las salidas del maestro conectadas a las entradas del esclavo. Un Flip-Flop maestro-esclavo es til en ciertas aplicaciones, para evitar el embalado o aceleracin de las salidas. NUEVOS TRMINOS Y PALABRAS Flip-Flop JK (biestable JK) - Es un Flip-Flop con dos entradas de datos (J y K) y una entrada de reloj. Flip-Flop maestro-esclavo - Es un circuito que contiene dos flip-flops, un maestro y esclavo. Las salidas del maestro se conectan a las entradas del esclavo. EQUIPO REQUERIDO Unidad base de FACET Tablero FUNDAMENTOS DE LGICA DIGITAL Multmetro Osciloscopio de doble trazo
Ejercicio 1 Operacin esttica del Flip-Flop JK

OBJETIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted ser capaz de demostrar la tabla de verdad para un FLIP-FLOP JK, midiendo los estados lgicos de la salida para cambios de los estados lgicos de entrada. Verificar los resultados con un osciloscopio. DISCUSIN DEL EJERCICIO El Flip-Flop JK utilizado en este ejercicio es designado como un circuito integrado (CI) FlipFlop tipo 74LS76. La entrada PR ajusta (set) la salida Q en 1 lgico. La entrada CLR restablece (reset) la salida Q a 0 lgico. Las entradas de datos son J y K. Un flanco de reloj negativo es requerido para que las salidas (Q y Q) respondan a los estados lgicos de las entradas de datos J y K. Un 0 lgico (L) en PR (preset) ajusta el Flip-Flop JK: Q est 1 lgico (H) y Q est 0 lgico (L). Un 0 lgico (L) en CLR (clear) restablece el Flip-Flop JK: Q est en 0 lgico (L) y Q est en 1 lgico (H). Un 0 lgico (L) en PR o CLR anular las entradas J, K, y CLK. Un 0 lgico (L) en las entradas PR y CLR causa que Q y Q sean 1 lgico (H); esta condicin de salida es invlida. Cuando PR y CLR estn en 1 lgico (H), las siguientes tres condiciones lgicas en las entradas de datos J y K, causan los siguientes estados lgicos de las salidas Q y Q, despus de un flanco negativo de la seal de reloj. 1. Un 0 lgico (L) en J y K tienen como resultado que la salida no cambia despus de la seal de reloj. 2. Un 1 lgico (H) en J y un 0 lgico (L) en K causa que Q sea igual a 1 lgico (H) y que Q sea igual a 0 lgico, despus de la seal de reloj. 3. Un 0 lgico (L) en J y un 1 lgico (H) en K, causa que Q sea igual a 0 lgico (L) y que Q sea igual a 1 lgico (H), despus de la seal de reloj. Cuando las entradas J y K tienen estados lgicos complementarios, el Flip-Flop JK funciona bsicamente como un Flip-Flop RS cronometrado. PR y CLR estn en 1 lgico y J y K tienen estados lgicos complementarios. Despus del siguiente flanco negativo de la seal de reloj, la salida Q es igual al estado lgico de la entrada J. Un 1 lgico (H) en J y K produce que las salidas cambien (conmutacin) despus de cada flanco negativo de la seal de reloj.
Con J y K mantenidos en 1 lgico, el Flip-Flop JK se configura como un Flip-Flop T (FlipFlop de conmutacin). Cuando el reloj est en 1 lgico (H) o en 0 lgico (L), no hay cambio en la salida. Las entradas PR, CLR, J, y K estn en 1 lgico. Despus del siguiente flanco negativo de la seal de reloj, las salidas Q y Q cambiarn los estados lgicos.
Ejercicio 2 Operacin dinmica del Flip-Flop JK

OBJETIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted ser capaz de configurar el FLIP-FLOP JK para operar como un FLIP-FLOP T o un FLIP-FLOP TIPO D, usando el tablero FUNDAMENTOS DE LGICA DIGITAL (DIGITAL LOGIC FUNDAMENTALS) Verificar los resultados, comparando los estados lgicos de entrada y salida. DISCUSIN DEL EJERCICIO El Biestable (Flip-Flop) JK es el ms usado de los Flip-Flops porque puede ser configurado para tener las caractersticas de operacin de un Flip-Flop RS, un Flip-Flop T o un Flip-Flop tipo D. En el ejercicio previo, observ que un Flip-Flop JK es esencialmente Flip-Flop RS cronometrado, tambin llamado temporizado. En este ejercicio, configurar el Flip-Flop JK es esencialmente un Flip-Flop T y como un Flip-Flop tipo D; se utiliza una seal de reloj dinmica de 50 kHz. Cuando las entradas de datos J y K son ajustadas cada una en 1 lgico, el Flip-Flop JK funciona como un Flip-Flop T. Las salidas Q y Q de un Flip-Flop T cambian de estado en cada flanco negativo de la seal de reloj. Sin embargo, si las entradas PR o CLR son 0 lgico, la accin de conmutacin de las salidas con la seal de reloj es anulada, y las salidas se mantienen en estado ajustar (set) o reestablecer (reset). Las entradas J, K , PR, y CLR de este Flip-Flop JK estn en 1 lgico. Las salidas Q y Q cambiarn de estado para cualquier flanco negativo de la seal de reloj, porque el Flip-Flop JK est configurado como un Flip-Flop T. El diagrama temporizador muestra la relacin entre la seal CLK y las seales de salida Q y Q. Q y Q cambian de estado en cada flanco negativo de la seal de reloj. Ya que Q y Q son complementarias, Q es 1 lgico cuando Q es 0 lgico y viceversa. Las seales Q y Q tienen un ciclo por cada dos ciclos de reloj. Las frecuencias de Q y Q son la mitad de la frecuencia de CLK, porque ellas cambian de estado lgico slo en el borde negativo de CLK. Durante el borde positivo de CLK, Q y Q no cambian de estados lgicos. Si la frecuencia de la seal CLK es 50 kHz, la frecuencia de las salidas Q y Q es 25 kHz. Cuando la entrada J en el Flip-Flop JK es invertida y conectada a la entrada K, las entradas J y K son siempre complementarias. En la Unidad 5, usted demostr que la salida Q de un Flip-Flop tipo D iguala el estado lgico de la entrada D (entrada J), despus de cada seal de reloj (flanco negativo). Para configurar un Flip-Flop JK como un Flip-Flop tipo D, la entrada J es invertida y conectada a la entrada K.
Cuando el Flip-Flop JK es configurado como un Flip-Flop tipo D, la salida Q iguala el estado lgico de la entrada J despus de cada flanco negativo de la seal de reloj, y la salida Q iguala al complemento de J. Cuando el estado lgico de la entrada J cambia y luego regresa entre las transiciones negativas de reloj a su estado lgico original, las salidas no cambian. Cuando las entradas PR o CLR son 0 lgico, las salidas son mantenidas en una condicin ajustar (set) o restablecer (reset).
Unidad 7 Salida de tri-estado
UNIDAD 7 SALIDA TRI-ESTADO
OBJETIVO DE LA UNIDAD Al completar esta unidad, usted podr demostrar la operacin de un BUFFER TRI-ESTADO, mediante el uso del bloque de circuitos SALIDA DE ESTADOS TRIPLES, en el tablero de circuitos FUNDAMENTOS DE LGICA DIGITAL. FUNDAMENTOS DE LA UNIDAD
Los dispositivos lgicos tri-estado tienen 3 distintos estados de salida. Adems de los estados de salida alto (1 lgico) y bajo (0 lgico), los dispositivos tri-estado tienen una tercera salida llamada estado de alta impedancia o estado de Alta-Z. El estado alta-Z es equivalente a un circuito abierto en la salida de un dispositivo; la salida est en una condicin flotante.
Este es el smbolo esquemtico para un buffer tri-estado.
= INPUT
LOGIC 1
Un 1 lgico en la entrada (EN) activada, permite que el buffer opere normalmente: la salida tiene el mismo estado lgico de la entrada.
Cuando la seal EN est en 0 lgico, la salida est en el estado de alta impedancia (alta-Z): la entrada de datos no tiene efecto sobre la salida.
Algunos dispositivos tri-estado son configurados para ser activados por un 0 lgico. El crculo en la entrada activada, indica dicha condicin y la misma entrada tiene un signo de negacin: entrada ENABLE (EN). Las discusiones y los procedimientos en esta unidad estn basados en un buffer tri-estado, que requiere un 1 lgico para ser activado.
Los dispositivos lgicos tri-estado son muy tiles para transferir informacin en un bus de datos. Muchos dispositivos tri-estado pueden ser conectados a un bus de datos. Slo el dispositivo triestado activado enva o recibe datos del bus.
La salida del dispositivo tri-estado puede ser fuente (source) o colector (sink) de corriente. Cuando la salida es alto, el dispositivo tri-estado es una fuente de corriente. Cuando la salida es bajo (low), el dispositivo tri-estado es un colector de corriente.
Cuando el dispositivo tri-estado est en estado de alta-Z, la salida no entrega ni colecta corriente de salida; la corriente de salida es cero. Los siguientes dispositivos pueden tener lgica tri-estado: BUFFERS INVERSORES FLIP-FLOPS REGISTROS CASI TODOS LOS CIs DE MICROPROCESADORES.
NUEVOS TRMINOS Y PALABRAS bus - conductores que son utilizados como una ruta para la transferencia de datos entre los dispositivos en una computadora. colector - Un dispositivo es un colector para corriente cuando la corriente fluye desde una carga a travs del dispositivo a tierra. estado de alta-Z - El estado de salida de un dispositivo Tri-estado cuando est inhabilitado; el estado de salida no es 1 lgico ni un 0 lgico. Alta-Z significa alta impedancia. fuente - Un dispositivo es una fuente de corriente cuando la corriente fluye desde el dispositivo a una carga. totem pole - la configuracin de dos transistores de salida de una compuerta. El emisor del transistor superior se conecta al colector del transistor inferior; la salida de la compuerta est en el punto de conexin emisor/colector. Tri-estado - Una compuerta que tiene un estado de salida de alta impedancia (alta-Z) en adicin a los estados de salida 0 lgico y 1 lgico. EQUIPO REQUERIDO Unidad base de FACET Tablero FUNDAMENTOS DE LOGICA DIGITAL Multmetro Osciloscopio de doble trazo
Ejercicio 1 Control de salida de buffer tri-estado

OBJETIVO DEL EJERCICIO Cuando haya finalizado el ejercicio, usted ser capaz de demostrar como las entradas Datos y Enable (Activado) controlan el estado de salida de un BUFFER TRI-ESTADO. Verificar los resultados con un osciloscopio. DISCUSIN DEL EJERCICIO El circuito de salida del buffer tri-estado tiene dos transistores conectados en configuracin poste ttem (totem pole). El buffer tri-estado tiene una entrada activada (EN) de datos. Un buffer tri-estado tiene tres estados de salida: alta impedancia (alta-Z), alto (1 lgico), o bajo (0 lgico). Cuando EN est inactivo (bajo) la salida del buffer se encuentra en el estado alta-Z. Cuando la entrada EN est activo (alto) la salida del buffer tiene el mismo estado que la ENTRADA DE DATOS.
Ejercicio 2 Fuente y colector de corriente

OBJETIVO DEL EJERCICIO Al completar este ejercicio, usted ser capaz de demostrar cmo una salida de Buffer Tri-estado puede ser fuente y colector o sumidero de corriente, mediante el uso del bloque de circuitos SALIDA DE ESTADOS TRIPLES o salida tri-estado (tri-state output). Verificar los resultados con un osciloscopio y observando los LED's de salida. DISCUSIN DEL EJERCICIO La discusin usa el flujo de corriente convencional: la corriente fluye de la fuente de voltaje positiva a la fuente negativa (tierra). Los circuitos lgicos transistor-transistor (TTL), tales como un buffer tri-estado, funcionan como dispositivos de corriente. La corriente desde un dispositivo es la corriente de suministro: el dispositivo entrega corriente a una carga de salida. La corriente desde una carga de salida hacia el dispositivo TTL es la corriente colectada: el dispositivo provee un camino de corriente desde la carga hacia la tierra..
Unidad 8 Comparacin TTL y CMOS
UNIDAD 8 COMPARACIN DE TTL Y CMOS
OBJETIVO DE LA UNIDAD Al completar esta unidad, usted ser capaz de determinar las diferencias entre una compuerta TTL y una compuerta CMOS, comparando las caractersticas de transferencia esttica y dinmica. FUNDAMENTOS DE LA UNIDAD
DIFERENCIAS TTL y CMOS TTL es la abreviacin de Lgica Transistor-Transistor. Se muestra el esquema de un inversor TTL. Una compuerta lgica TTL, se configura con transistores bipolares, los cuales son dispositivos de corriente.
CMOS es una abreviacin de un Semiconductor Complementario de Oxido Metlico. Se muestra el esquema de un inversor CMOS. Una compuerta lgica CMOS es configurada con transistores de efecto de campo (FETs), los cuales son dispositivos de voltaje.
Una comparacin entre la compuerta TTL serie 7400 y la compuerta CMOS serie 4000 se muestra arriba. La entrada de un FET no requiere corriente; por consiguiente, una compuerta CMOS regularmente utiliza menos potencia que una compuerta TTL, para frecuencias de reloj moderadas.
Sin embargo, en frecuencias de reloj muy altas (velocidades de interrupcin), el consumo de potencia de una compuerta CMOS aumenta a los niveles de consumo de una TTL. Una compuerta TTL conmuta los niveles lgicos ms rpido que una compuerta CMOS. Por lo tanto, usted debera comparar el ahorro de potencia contra la velocidad de conmutacin cuando decide entre una compuerta CMOS o TTL. Debido a que un consumo bajo de potencia significa generacin baja de calor, una CMOS tiene una densidad de empaque ms alta. Muchas ms compuertas pueden ser instaladas por unidad de rea de CIs. El ruido elctrico puede causar falsos estados lgicos de salida. Las compuertas CMOS tienen un rango de voltaje ms ancho, entre el voltaje bajo de entrada (VIL) y el voltaje alto de entrada (VIH) y como un resultado, tienen mejor inmunidad al ruido que las compuertas TTL.
Las compuertas TTL tienen un suministro de voltaje nominal positivo (VCC) de 5 Vcd (4.75 Vcd a 5.25 Vcd). El suministro negativo es tierra.
Las compuertas CMOS tienen un suministro de voltaje nominal positivo (VDD) de 5 Vcd, 10 Vcd y 15 Vcd (3 Vcd a 18 Vcd). La fuente negativa de voltaje (VSS) es menor que los voltajes de entrada o salida. Los tipos especiales de compuertas CMOS, son llamadas compuertas CMOS de alta velocidad, combinan la velocidad de las compuertas TTL con los requerimientos de baja potencia de las compuertas CMOS. Los dispositivos CMOS estn disponibles en versiones serie B (con buffer) o serie UB (sin buffer). Los dispositivos UB son generalmente ms rpidos que los de la serie B, pero poseen menos de lo ideal en inmunidad al ruido y caractersticas de transferencia.
MANEJO Las compuertas TTL no son consideradas sensibles a la electricidad esttica. Las compuertas CMOS son dispositivos muy sensibles a la esttica, que pueden ser daados o destruidos por un manejo inadecuado. NUEVOS TRMINOS Y PALABRAS compuertas CMOS de alta velocidad - Una familia de dispositivos que combina la velocidad de los circuitos TTL con los requerimientos de potencia baja para el CMOS. retraso de propagacin - El tiempo entre el punto del 50% de la seal de entrada y el punto del 50% de la seal de salida; tPHL y tPLH son los smbolos para el retraso de propagacin o retardo de propagacin. serie B - compuertas CMOS que poseen caractersticas de ganancia y de transferencia ms altas que aquellas de las compuertas CMOS sin buffer. serie UB - compuertas CMOS que poseen una ganancia ms baja y caractersticas de transferencia menos ideales que los dispositivos CMOS con buffer. tiempo de transicin - el tiempo que le toma a la salida para ir entre el 10% y el 90% del voltaje de salida mximo; tTHL y tTLH son los smbolos para el tiempo de transicin. tPHL - El smbolo para el retardador de propagacin de alta a baja. tPLH - El smbolo para el retardador de propagacin de baja a alta. tTHL - El smbolo para el tiempo de transicin de alta a baja. tTLH - El smbolo para el tiempo de transicin de baja a alta.
VDD - El voltaje de potencial ms alto (con respecto a Vss) de la fuente de potencia de los dispositivos CMOS. VSS - el ms bajo (en potencial) de los dos voltajes de fuente requeridos por un CI TTL.
EQUIPO REQUERIDO Unidad base de FACET Tablero FUNDAMENTOS DE LOGICA DIGITAL Multmetro Osciloscopio de doble trazo
Ejercicio 1 Niveles de disparo de compuertas TTL y CMOS

OBJECTIVO DEL EJERCICIO Cuando haya completado este ejercicio, ser capaz de demostrar el voltaje de entrada al cual la salida de una compuerta TTL o de una compuerta CMOS cambia de estados lgicos, mediante el uso del bloque de circuitos COMPARACIN DE TTL/CMOS. Verificar sus resultados con un osciloscopio y un multmetro. DISCUSIN DEL EJERCICIO Las compuertas TTL usan una fuente positiva de voltaje de 5 Vcd. La fuente de voltaje negativa es tierra. Las compuertas CMOS usan una fuente de voltaje positiva (VDD) de 5, 10 o 15 Vcd. Los niveles de entrada y salida de CMOS se encuentran entre los voltajes de suministro (VDD y VSS). En algunos voltajes entre VIL y VIH la salida de la compuerta cambia de estado. Los niveles TTL son: VIL = 0.8 Vcd y VIH = 2.0 Vcd. Los niveles CMOS son: VIL = 1.0 Vcd y VIH = 4.0 Vcd. CMOS tiene mejor margen de ruido que TTL. CMOS tiene menor potencia en frecuencias bajas. La potencia de CMOS incrementa con la frecuencia. Las compuertas TTL de colector abierto pueden generar los niveles lgicos de CMOS cuando se utiliza una resistencia para elevar la salida a VDD.
Ejercicio 2 Caractersticas dinmicas de TTL y CMOS

OBJECTIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted ser capaz de determinar los tiempos de transicin y los retrasos de propagacin de las compuertas TTL y CMOS. Verificar sus resultados, comparando las formas de onda de entrada y salida de las compuertas mediante un osciloscopio. DISCUSIN DEL EJERCICIO El tiempo de transicin es el tiempo requerido para que una seal digital se mueva de 10% a 90%. El tiempo de propagacin es el tiempo en el cual la entrada cruza el 50% y la salida cruza el 50%.
Unidad 9 Control del bus de datos
UNIDAD 9 CONTROL DEL BUS DE DATOS
OBJETIVO DE LA UNIDAD Al completar esta unidad, usted ser capaz de demostrar operaciones de transferencia de datos de lectura y de escritura por computadora, empleando el bloque de circuitos CONTROL DE BUS DE DATOS (DATA BUS CONTROL). FUNDAMENTOS DE LA UNIDAD
Por la va de un bus de datos bidireccional, una computadora puede transferir datos entre la CPU (unidad central de procesamiento) y la memoria o dispositivos de entrada/salida (I/O). Cuando la CPU est recibiendo datos de una memoria o de un dispositivo entrada/salida (I/O), est operando en el modo Read (lectura). Cuando la CPU est enviando datos a una memoria o a un dispositivo I/O, est operando en el modo Write (escritura). Una seal de control R/W (lectura/escritura) est en la salida de la CPU para controlar la direccin de transferencia de datos sobre el bus de datos.
Cuando la seal R/W (designada como RD/WR en el tablero de circuitos) es alta, la CPU lee el dato desde una memoria o un dispositivo I/O.
Cuando la seal R/W es baja, la CPU escribe datos hacia una memoria o dispositivo I/O. Las operaciones de lectura y escritura estn relacionadas al direccionamiento del flujo de datos desde y hacia la CPU, respectivamente.
La CPU transmite informacin en el bus de direccin. Un decodificador interpreta la direccin y enva una seal de control chip select CS(seleccin/reseleccin del mdulo) al dispositivo con el cual la CPU desea comunicarse. Una seal de control chip select (CS) alta habilita el dispositivo para una operacin de escritura o lectura desde la CPU. Las seales CS y R/W controlan el flujo de datos sobre el bus de datos bidireccional, entre la CPU y la memoria o dispositivos I/O.
Las compuertas AND, los buffers tri-estado y un inversor (compuerta NOT) son usados en la circuitera lgica digital que controla las operaciones de lectura y escritura. En las unidades previas, usted demostr la operacin de: 1. un inversor 2. una compuerta AND 3. un buffer tri-estado
La salida de un inversor es el complemento de la entrada. La salida de una compuerta AND es alta cuando ambas entradas son altas. Cuando la entrada activada de un buffer tri-estado es alta, la salida es igual a la entrada. Cuando la entrada activada es baja, la salida de un buffer tri-estado est en estado de alta impedancia (alta-Z); la salida est efectivamente desconectada del circuito de salida y la entrada no tiene efecto en la salida.
La operacin de este circuito en el control de la transferencia de datos se discutir y demostrar en los siguientes dos ejercicios. NUEVOS TRMINOS Y PALABRAS bus de datos bidireccional - conductores que permiten el flujo de datos en cualquier direccin, pero en una sola direccin a la vez. bus de direcciones - conductores que permiten el flujo de los datos de direccin desde la CPU hacia otros dispositivos dentro de una computadora. chip select "CS" - una seal empleada para activar o desactivar una compuerta, circuito, o dispositivo en una computadora. CPU (unidad central de procesamiento) - la unidad central de procesamiento de una computadora donde se desarrollan los clculos. Read (lectura) - el CPU tomando informacin desde el bus de datos. Write (escritura) - el CPU entregando informacin sobre el bus de datos. EQUIPO REQUERIDO Unidad base de FACET Tablero FUNDAMENTOS DE LOGICA DIGITAL Multmetro Osciloscopio de doble trazo
Ejercicio 1 Control esttico del Bus de datos

OBJETIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted ser capaz de demostrar la funcin de las SEALES CS y R/W en el control de la transferencia de datos, usando el bloque de circuitos CONTROL DE BUS DE DATOS (DATA BUS CONTROL). Verificar sus resultados, observando los estados lgicos de control y lneas de datos. DISCUSIN DEL EJERCICIO Las seales de control CS y R/W son iniciadas por la CPU. Las seales de ESCRITURA (WRITE) y LECTURA (READ) son salidas a buffers tri-estado que permiten la transferencia bidireccional de datos entre un dispositivo de entrada/salida (I/O) y la CPU. Cuando la seal CS es baja, las compuertas READ y WRITE estn deshabilitadas. Una seal CS alta permite que el estado lgico de R/W afecte a la salida de las compuertas READ y WRITE. El inversor entre R/W y la compuerta WRITE asegura que el complemento de la seal R/W sea entrada de la compuerta WRITE. Los buffers tri-estado de lectura y escritura, no interactan porque slo un buffer est activado.
Ejercicio 2 Control dinmico del Bus de datos

OBJECTIVO DEL EJERCICIO Cuando haya completado este ejercicio, usted podr demostrar el CONTROL DE TRANSFERENCIA DE DATOS BIDIRECCIONAL DINAMICA, por medio del bloque de circuitos CONTROL DE BUS DE DATOS (DATA BUS CONTROL). Verificar los resultados, observando la transferencia de datos con un osciloscopio. DISCUSIN DEL EJERCICIO En una computadora, la transferencia de datos ocurre de forma dinmica. Una seal de control CS es iniciada por la CPU a travs de un decodificador de direcciones. La CPU selecciona la direccin de transferencia utilizando la seal R/W. Los dispositivos que no son seleccionados permanecen en estado alta-Z. La CPU espera que los datos se estabilicen. La transferencia de datos generalmente ocurre en el borde descendente de la seal CS.
Apndice A Seguridad
APNDICE A SEGURIDAD
La seguridad es responsabilidad de todos. Todos deben cooperar para crear el ambiente de trabajo lo ms seguro posible. A los estudiantes se les debe recordar el dao potencial y darles las reglas de seguridad de sentido comn e instruccin de seguir las reglas de seguridad elctrica. Cualquier ambiente puede ser peligroso cuando no es familiar. El laboratorio basado en computadoras de FACET puede ser un ambiente nuevo para algunos estudiantes. Instruya a los estudiantes en el uso adecuado de los equipos de FACET y explqueles qu comportamiento se espera de ellos en este laboratorio. Es responsabilidad del profesor proporcionar la introduccin necesaria al ambiente de estudio y a los equipos. Esta tarea evitar daos tanto a los estudiantes como a los equipos. El voltaje y corriente utilizados en el laboratorio basado en computadoras FACET son, en s mismos, inofensivos para una persona sana y normal. Sin embargo, un choque elctrico que llegue por sorpresa es incmodo y puede causar una reaccin que podra crear dao. Se debe asegurar que los estudiantes tengan en cuenta las siguientes reglas de seguridad elctrica. 1. Apague la alimentacin de potencia antes de trabajar en un circuito. 2. Confirme siempre que el circuito est cableado correctamente antes de encenderlo. Si se requiere, haga que su profesor revise el cableado de su circuito. 3. Desarrolle los experimentos siguiendo las instrucciones: no se desve de la documentacin. 4. Nunca toque cables energizados con sus manos o con herramientas. 5. Siempre sostenga las terminales de prueba por sus reas aisladas. 6. Tenga en cuenta que algunos componentes se pueden calentar mucho durante la operacin. (Sin embargo, esta no es una condicin normal para el equipo de su curso F.A.C.E.T.) Permita siempre que los componentes se enfren antes de proceder a tocarlos o retirarlos del circuito. 7. No trabaje sin supervisin. Asegrese que hay alguien cerca para cortar la potencia y proveer primeros auxilios en caso de un accidente. 8. Desconecte los cables de potencia por la toma, no halando del cable. Revise que el aislamiento no est agrietado o roto en el cable.

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Ejercicio 1 Funciones de compuertas OR/NOR exclusivas

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Unidad 3 Compuertas OR/NOR exclusivas

Ejercicio 2 Respuesta dinmica de compuertas XOR/XNOR

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Unidad 4 Colector abierto y otras compuertas TTL

UNIDAD 4 COLECTOR ABIERTO Y OTRAS COMPUERTAS TTL

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Unidad 4 Colector abierto y otras compuertas TTL

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Unidad 4 Colector abierto y otras compuertas TTL

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Unidad 4 Colector abierto y otras compuertas TTL

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Ejercicio 1 Operacin con CD de NOT y OR-TIE

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Unidad 4 Colector abierto y otras compuertas TTL