Mdulo VHDL:

Simulacin: (Test Bench)

Definimos el periodo del reloj, el tiempo para efectuar las condiciones, y el valor que toma la Entrada.

Resultados

Caso 1:
Para C = 00
Refleja la entrada (10000000) en la salida (10000000).

Caso 2:
Para C = 01

Desplaza la entrada (10000000) un bit hacia la izquierda y lo refleja en la salida (00000001).